3.75 GHz 0.35 μm CMOS 1:4静态分频器集成电路设计

给出了一个利用0.35 μm CMOS工艺实现的14静态分频器设计方法.该分频器采用源极耦合场效应管逻辑电路,基本结构与T触发器相同.测试结果表明,当电源电压为3.3 V、输入信号峰峰值为O.5 V时,芯片可以工作在3.75 GHz,功耗为78 mW.     

A 0.35μm CMOS 6.1GHz 1：4 Static Frequency Divider

A 1 : 4 static frequency divider has been designed and realized in a 0.35-micron standard CMOS technology. The chip consists of two identical 1:2 divider cells, which are based on SCL(Source Coupled Logic) flip-flops. By revising the traditional topology of SCL flip-flop, we get a divider with better performances. Measurement results show that the whole chip achieves the fre-quency division at more than 6GHz. Each 1:2 divider consumes 11row from a 3.3V supply. The divider can be used in RF and Optic-fiber Transceivers and other high-speed systems.     

0.35 μm CMOS工艺实现的1.9 GHz上变频器

分析了利用深亚微米CMOS工艺进行了射频集成电路设计的方法,在此基础上设计出了采用标准0．35μmCMOS工艺的输出频率在1．9GHz的上变频器,它可以用在WCDMA发射／接收机中,整个设计利用SPICE软件和HP ADS软件进行电路和系统模拟模拟,模拟结果：三阶互调ⅢP为10dBm,转换增益大于10dB,。已经利用Cadence工具进行版图设计和验证,最后通过美国MOSIS工程流片,芯片面积大约为0．6mm^2,目前初步的性能测试已经完成,芯片混频效果良好,在单电源＋3．3V供电情况下,功耗小60mW,进一步的测试将在近期完成。     

A 0.35μm CMOS 6.1GHz 1∶4 Static Frequency Divider

0　IntroductionHigh speedflip flopbasedfrequencydividersareoftenusedasshowcasesforhigh speedtechnologies .InSi/SiGebipolarorIII/Vcompoundtechnologies ,suchasGaAsandInP ,frequencydividercaneasilyachieveanoperationfrequencyover 5 0GHz[1,2 ] .Inrecentyears ,manyworkspresentdividerswithnewtopologiesindeepsubmicronCMOStechnologiesop eratingatfrequenciesover 10GHz[3 5] .Mostofthem ,however ,aredynamicfrequencydividers ,whichcanworkwellonlyinalimitedfrequencyrange .Furthermore ,somenewdivider…     

基于0.6μm CMOS复接器的设计

复接器是光纤通信系统的重要组成部分。文章采用CSMC-HJ0.6μmCMOS工艺设计,工作速率为622Mb/s的4∶1复接器。为了适应高速电路设计的需要,采用源级耦合场效应管逻辑(SCFL)电路形式和树型结构,分析和设计了复接器的系统结构和单元电路,并用SmartSpice进行了仿真。仿真结果表明,电路的工作速率可以达到622Mb/s,且其它各项指标均可达到要求。     

10Gbit/s 0.18μm CMOS1:4分接集成电路

研究了万兆以太网接收芯片结构,并在此基础上设计、流片和测试了高速1∶4分接芯片,采用0.18 μm CMOS工艺设计的1∶4分接电路,实现了满足10GBASE-R的10.312 5 Gbit/s数据的1∶4串/并转换,芯片面积1 100 μm×800 μm,在输入单端摆幅为800 Mv,输出负载50 Ω条件下,输出2.578 Gbit/s数据信号电压峰峰值为228 Mv,抖动为 4 ps RMS, 眼图的占空比为55.9%,上升沿时间为58 ps.在电源为 1.8 V时, 功耗为 500 Mw.电路最高可实现13.5 Gbit/s的4路分接.     

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

1.5 V 0.35μm CMOS 3.2 Gb/s 1:4分接器设计

采用CSM 0.35μm CMOS工艺,设计了低电压高速1∶4分接器.分接器采用半时钟树型结构,由1个高速1∶2分接器和2个低速1∶2分接器级联而成.整个电路实现的基本单元为共栅动态负载锁存器.电路最高可工作在3.2 Gb/s,电源电压为1.5 V,整体电路功耗约为120 mW,芯片面积为0.675 mm×0.675 mm.     

2.4GHz 0.18μm CMOS Doherty 功率放大器设计

文中采用SMIC 0.18μm CMOS 工艺设计了一款2.4GHz Doherty结构功率放大器。两子功放均采用两级放大结构,提高了功放的功率增益和功率附加效率（PAE)。模拟显示最大功率输出为28.75dBm,对应PAE为43％,功率1dB压缩点输出功率为26.71dBm, 对应PAE为38％。功率增益为24dB。与以往报道的CMOS Doherty功放相比,PAE和功率增益均得到了明显的改善。     

低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计

为了实现光纤通信系统中高速分接器低功耗的需求,采用0.18μm CMOS工艺实现了一个全CMOS逻辑10 Gbit/s 1∶4分接器.整个系统采用半速率树型结构,由1∶2分接单元、2分频器单元以及缓冲构成,其中锁存器单元均采用动态CMOS逻辑电路,缓冲由传输门和反相器实现.在高速电路设计中采用CMOS逻辑电路,不但可以减小功耗和芯片面积,其输出的轨到轨电平还能够提供大的噪声裕度,并在系统集成时实现与后续电路的无缝对接.测试结果表明,在1.8 V工作电压下,芯片在输入数据速率为10 Gbit/s时工作性能良好,芯片面积为0.475 mm×0.475 mm,核心功耗仅为25 mW.     

基于CMOS工艺的中小规模数字集成电路设计浅析

CMOS工艺作为一种超大规模集成电路工艺已成为数字集成电路设计的首选工艺。与大规模数字系统设计不同的是，为了减少版图面积，节约成本，中小规模数字集成电路常采用晶体管级电路仿真和手工布局布线的设计方法。章探讨了利用CMOS互补逻辑设计中小规模数字集成电路的电路结构化简方法，介绍了设计数字集成电路版图布局布线的几点体会。     

10Gbit/s0.18μmCMOS1∶4分接集成电路

研究了万兆以太网接收芯片结构 ,并在此基础上设计、流片和测试了高速 1∶4分接芯片 ,采用 0 .1 8μmCMOS工艺设计的1∶4分接电路 ,实现了满足 1 0GBASE R的 1 0 .31 2 5Gbit/s数据的 1∶4串 /并转换 ,芯片面积 1 1 0 0 μm× 80 0 μm ,在输入单端摆幅为 80 0mV ,输出负载 5 0Ω条件下 ,输出2 .5 78Gbit/s数据信号电压峰峰值为 2 2 8mV ,抖动为 4psRMS ,眼图的占空比为 5 5 .9% ,上升沿时间为 5 8ps .在电源为 1 .8V时 ,功耗为 5 0 0mW .电路最高可实现 1 3.5Gbit/s的 4路分接     

CMOS集成电路设计技术探索和分析

CMOS集成电路其本身具有较强的工作性能,并且运行时功耗相对较低,被广泛地应用在电子元器件的设计中。在集成电路技术迅猛发展的情况下,随着芯片集成的强化与电路性能的提高,在对产品进行开发的过程中采用传统方法和手段显然已经不能与快速发展的现代社会相适应了。因此,对集成电路的设计技术进行探索和分析,并不断地进行升级、改造和完善,是其发展的必然要求。该文对CMOS集成电路的特点进行了分析,并且对于其设计技术进行了进一步的探索。     

低功耗CMOS集成电路设计方法的研究

目前，作为主流的集成电路设计工艺，已被广泛应用在集成电路的低功耗设计中。高性能、低功耗集成电路的设计方法已成为集成电路设计的一个焦点。本文主要研究了CMOS电路功耗设计的基本理论以及设计中的一些方法。     

CMOS集成电路设计中的功耗优化技术

对近年来发展起来的ＣＭＯＳ（互补型金属－氧化物－半导体）集成电路的各种低功耗设计方法进行了分析和比较。阐述了在电路级、逻辑级、寄存器传输级以及行为级。算法级和系统级等不同层次上的功耗优化的理论和方法,并且对在各个层次上功耗优化所能达到的功耗改善的极限以及可改进的潜力作了进一步的探讨。     

采用CMOS集成电路的63路呼叫信号系统

63路呼叫信号系统适用于医院、旅馆等服务行业,有广阔的潜在市场.本文阐述了该系统的技术性能,框图,工作原理以及提高可靠性所采取的重要措施.     

CMOS射频集成电路的设计

本书是《10^9赫射频（RF）集成电路设计指南》修订后的第二版。自1998年第一版问世后，RFCMOS的商品化突飞猛进，不少公司用CMOS技术制造RF线路，大学也把CMOS作为教学内容，10^9赫频率上的噪声系数在实际线路中已低于1dB，优良的RF器件模型也相继出现……这些都为本书的适时修订提供了充分条件。     

0．6μm CMOS工艺串行接口电路设计

采用0．6VmCMOS工艺设计了AES加密模块的串行接口单元电路，提高了AES加密芯片的数据吞吐量。基于CMOS互补逻辑的电路结构降低了的功耗，实现了与核心电路的电平匹配。全定制的设计方法优化了电路性能和版图面积，提高了设计可靠性，降低了研究成本。