一种宽带信号的多速率处理方法

相比于逐个信道接收的窄带信号而言,宽带接收机具有全概率接收的优势。为了解决接收宽带信号所需要的模／数（A／D ）转换采样率高、后续信号处理设备速度慢的问题,讨论了如何在A／D高速采样后使用多种滤波器级联的方法来进行多速率处理,最终达到降速率的目的。     

基于16 bit Sigma-Delta模数转换器的数字滤波器设计

介绍了基于64倍过采样sigma-delta模数转换器的多级抽取滤波器设计.通过采用低功耗的多相分解梳状滤波器结构来代替传统的CIC滤波器结构,使得梳状滤波器部分的功耗降低近5倍.通过对滤波器电路结构的优化,可节省35%的芯片面积占用量.经过仿真及FPGA验证,该滤波器的信噪比达到99 dB,可以实现16位精度模数转换器的设计要求.     

应用于2Mb/s GMSK调制的CMOS低功耗全差分Sigma-Delta频率综合器

设计了应用于GMSK调制,工作在2.4GHz,CMOS全差分的∑-△频率综合器.调制器中采用预补偿的分数N锁相环.推导了Ⅱ型三阶锁相环的传输函数,并指出影响环路传输函数的重要参数.介绍了校准重要的环路参数的方法.锁相环设计中采用差分调节的LC压控振荡器和全差分的电荷泵.设计的电路利用0.18μm 1P6M CMOS工艺进行仿真.由于锁相环的组成模块中采用了低功耗设计,锁相环的功耗仅为11mW左右,调制器的数据率达到2Mb/s.     

应用于2Mb/s GMSK调制的CMOS低功耗全差分Sigma-Delta频率综合器

设计了应用于GMSK调制,工作在2.4GHz,CMOS全差分的∑-△频率综合器.调制器中采用预补偿的分数N锁相环.推导了Ⅱ型三阶锁相环的传输函数,并指出影响环路传输函数的重要参数.介绍了校准重要的环路参数的方法.锁相环设计中采用差分调节的LC压控振荡器和全差分的电荷泵.设计的电路利用0.18μm 1P6M CMOS工艺进行仿真.由于锁相环的组成模块中采用了低功耗设计,锁相环的功耗仅为11mW左右,调制器的数据率达到2Mb/s.     

一种采用斩波稳零技术的16位,96kHz带宽Σ-Δ AD转换器

介绍了一个16位精度Σ-Δ型模拟数字转换器.它由一个模拟的调制器和一个数字降采样滤波器组成.调制器采用了传统的单环两阶的结构,在第一阶调制器中采用了斩波稳零技术来消除电路的闪烁噪声.数字的降采样器包括多相梳状滤波器和波数字滤波器,功耗低,面积小.实验结果表明转换器获得了92dB的动态范围和96kHz的带宽.整个芯片由0.18μm六层金属CMOS工艺制造,芯片面积为2.68mm2,功率消耗仅为15.5mW.     

一种高阶1 bit插入式∑-△调制器的设计

介绍了插入式∑-△ A/DC调制器的设计过程,并给出了调制器行为级SIMULINK模型,通过对调制器系统级仿真可以确定调制器的信噪比、增益因子等参数,为其电路设计提供依据.设计了一个4阶调制器,仿真结果显示在128的过采样比、输入信号相对幅度-6 dB的条件下,可获得110 dB的信噪比,达到18 bit的分辨率.     

基于PWM和Sigma-Delta调制的数字音频功率放大器的实现

介绍了一种新型的功率放大器,通过Sigma-Delta调制和PWM(脉宽调制)技术,将音频数字信号转换成PWM信号,经外接的模拟低通滤波器还原出原始的音频信号.该功率放大器在保持高品质声音的同时能够极大地提高电源的使用效率.分析了信号处理过程中非线性误差产生原因,提出了相应的纠正措施,还介绍了PWM和高阶Sigma-Delta调制器的设计及实现方法.     

一种采用斩波稳零技术的16位,96kHz带宽Σ-Δ AD转换器

介绍了一个16位精度Σ-Δ型模拟数字转换器.它由一个模拟的调制器和一个数字降采样滤波器组成.调制器采用了传统的单环两阶的结构,在第一阶调制器中采用了斩波稳零技术来消除电路的闪烁噪声.数字的降采样器包括多相梳状滤波器和波数字滤波器,功耗低,面积小.实验结果表明转换器获得了92dB的动态范围和96kHz的带宽.整个芯片由0.18μm六层金属CMOS工艺制造,芯片面积为2.68mm2,功率消耗仅为15.5mW.     

84dB动态范围13b/400kHz/3V/5.88mW ΣΔ模数转换器

介绍了一个200kHz信号带宽、用于低中频结构GSM射频接收机的高精度ΣΔ调制器. 为了达到高线性和稳定性,调制器采用2-1级联单比特的结构实现. 电路在0.18μm CMOS工艺下流片验证,核心面积为0.5mm×1.1mm. 调制器工作在19.2MHz的采样频率,在3V电源电压下功耗为5.88mW. 测试结果表明,在200kHz信号带宽,过采样率为64的条件下,调制器达到84.4dB动态范围,峰值SNDR达到73.8dB,峰值SNR达到80dB.     

一种带有插值滤波器的8位650MHz采样速率数字模拟转换器

针对OFDM-UWB标准超宽带收发系统中数模转换器(DAC)的要求,设计了一款8位650MHz采样速率电流驱动型数模转换器(Current-steering DAC)。为了提高静态性能,本设计通过蒙特卡洛分析确定电流源最佳尺寸并采用双中心版图技术;为了提高动态性能,文中采用共源共栅电流源结构,对开关电压降摆幅处理并在数字输入端前加入插值滤波器。测试结果表明,DAC的积分非线性(INL)和差分非线性(DNL)分别为0.3LSB和0.41LSB,650MHz转换速率下带内奈奎斯特无杂散动态范围(SFDR)为41dB。整体面积为1.8cm×1.3cm,其中DAC面积为0.8cm×0.8cm。     

基于Σ-Δ调制的比特流Sigmoid函数的实现及其在3-D空间判别网络中的应用

本文提出一种基于Σ-Δ调制的比特流Tangent-Sigmoid(Tan-Sig)函数的数字电路实现方法.主要是通过修改反馈系数构建Σ-Δ限幅放大调制器,并以此组合实现对Tan-Sig函数的逼近.根据上述方法,在现场可编程门阵列上设计了具有非线性激活函数的比特流神经元以及复杂的比特流前馈型人工神经网络.最后利用该网络实现了在笛卡尔坐标系下的3-D空间判别.     

84dB动态范围13b/400kHz/3V/5.88mW∑△模数转换器

介绍了一个200kHz信号带宽、用于低中频结构GSM射频接收机的高精度∑△调制器.为了达到高线性和稳定性,调制器采用2-1级联单比特的结构实现.电路在0.18μm CMOS工艺下流片验证,核心面积为0.5mm×1.1mm.调制器工作在19.2MHz的采样频率,在3V电源电压下功耗为5.88mW.测试结果表明,在200kHz信号带宽,过采样率为64的条件下,调制器达到84.4dB动态范围,峰值SNDR达到73.8dB,峰值SNR达到80dB.     

光学相控阵电光扫描控制系统设计

针对光学相控阵的结构特点和电控制方式,采用数模转换的原理,重点研究了以CPLD为核心的电控制系统,实现与计算机的串口通信,可独立控制多路串行数模转换模块,输出精确的模拟电压,达到可在线调试电压和控制光束快速扫描的目的。     

SOI CMOS Implementation of a Multirate PSK Demodulator for Space Communications

A low-power phase-shift keying demodulator integrated circuit (IC) has been implemented using silicon-on-insulator CMOS technology for deep space and satellite applications. The demodulator employs double differential detection to increase its robustness to the Doppler shift caused by the movement of the space vehicle and sampling technique with 1-bit analog-to-digital converter (ADC) at the front to reduce the complexity and power dissipation. In particular, digital decimation is used after sampling to achieve a low power implementation of multirate transmission. Operating at ultra-high-frequency (435 MHz), the receiver system supports a wide range of data rates (0.1-100 Kbps). From test results, the power consumption of the demodulator circuit including the 1-bit ADC is below 1 mW for data rates up to 100 Kbps     

一种新型的级联并行过采样∑Δ调制器结构

本文提出了一种基于时域交织技术的级联∑Δ调制器新结构,保留了原有时域交织结构的速度优势,克服了它的缺点,且电路简单,具有实用价值.对1-1级联、4路并行的情况进行模拟的结果表明:新结构比普通2阶∑Δ调制器,相同时钟速率下转换精度提高3bit,同样精度要求下转换带宽扩大一倍,对各路增益失配等电路非理想因素不敏感.     

CMOS Analog Implementation of a Discrete-Time 9-Tap FIR Filter with Circular Buffer Architecture

This paper presents the design and simulation of a 9-Tap CMOS Analog Discrete-Time Finite Impulse Response (FIR) Filter system. This unique design features a Circular Buffer Architecture which achieves high sampling rate that can be easily expanded to improve speed and extended to higher order filters. Novel area-efficient four quadrant CMOS analog adder and multiplier circuits are employed to respond for high frequency and wide linear range inputs. The layout for all circuits has been realized using the design tool MAGIC with a 1.2 m CMOS process. The performance for each circuit and the whole system are characterized using HSPICE simulation based on the extracted MAGIC netlist. The 9-tap filter was designed to achieve 5 MHz sampling rate. The implemented design requires a total chip area of 1690.9 m by 2134.2 m and ±5 volt power supply.     

Sigma-Delta ADC数字抽取滤波器的设计和实现

数字抽取滤波器是Sigma-Delta(Σ-Δ)模数转换器(ADC)的重要组成部分,它负责撞鄄驻调制器输出信号的滤波和抽取。文中设计的数字抽取滤波器由级联积分梳状(CIC)滤波器、CIC补偿滤波器和半带滤波器组成。首先,介绍Σ-Δ ADC原理;然后,讨论数字抽取滤波器的原理及实现;接着,分别从MATLAB和Verilog实现验证抽取滤波器的功能;最后,通过测试实际芯片验证数字抽取滤波器的功能和性能,满足设计要求。     

Prospect of the future of switched-current circuits with regard to future CMOS technologies

Low supply voltages in modern CMOS technologies are expected to reduce the maximum resolution of analog to digital converters in voltage mode operation. This paper outlines the functionality and possibilities of switched current (SI) circuit techniques in medium accuracy ΔΣ modulators. Starting with the presentation of different kinds of switched current cells, this paper gives an overview about the simulated performance followed by a comparison of switched current and switched capacitor circuits. A prospect of the future of switched current circuits with regard to future CMOS technologies is given.     

On the Stability Analysis of High Order Sigma-Delta Modulators

In this paper we present an approach for stability analysis of high order Sigma-Delta modulators. The approach is based on a parallel decomposition of the modulator. In this representation, the general N-th order modulator is transformed into decomposition of low order modulators, which interact only through the quantizer function. In the simplest case of the loop filter transfer function with real distinct poles, the low order modulators are N first order ones. The decomposition considered helps to extract the sufficient conditions for stability of the N-th order modulator. They are determined by the stability conditions of each of the low order modulators but shifted with respect to the origin of the quantizer function, because of the influence of all other low order modulators. The approach is generalized for the case of repeated poles of the loop filter transfer function.     

用于电池管理系统的Sigma-Delta ADC模型优化设计及研究

针对用于电池管理系统中数模转换器的高精度要求以及Sigma-Delta ADC的适用特点,提出了一种加入零点优化的单环三阶前馈调制器结构以及适用于本系统的低功耗数字滤波器模型,通过噪声传输函数设计三准则和信号频谱分析给出具体设计及仿真参数,经验证该模型达到系统所需16位有效分辨率要求且易于电路实现。