一种小型化铷原子钟锁相倍频窄带VCO设计

设计了一款用于小型化铷原子钟锁相倍频器的窄带VCO(压控振荡器)电路.振荡电路采用了稳定性好的克拉泼电路方案.应用仿真软件对该电路进行仿真分析和优化设计.最终设计出的VCO电路主要性能指标为:输出频率范围为440 MHz~470 MHz,频率调谐灵敏度为18 MHz/V,二次谐波抑制度为-15 d Bc,由其构成的锁相倍频器实现了低相噪设计要求,使小型化铷原子钟具备了实现高的频率稳定度潜力.     

数字BPM时钟锁相电路的设计与实现

为实现数字BPM时钟系统的锁相,设计了一种基于锁相环同步原理的低抖动、低相位噪声的时钟同步系统。根据锁相环电路工作原理,对数字BPM时钟同步系统的硬件及固件程序进行了设计,实现了外部输入时钟信号与系统内部产生的主工作时钟信号的锁相,并且时钟信号输出的频率及相位均可调整以满足后端ADC采样的要求。测试结果表明,设计可以完成对一定频率范围内变化的外部输入时钟信号的锁相,输出时钟信号抖动满足束流实验要求,为数字BPM后续算法研究提供了基础。     

数字BPM时钟锁相电路的设计与实现

为实现数字BPM时钟系统的锁相,设计了一种基于锁相环同步原理的低抖动、低相位噪声的时钟同步系统。根据锁相环电路工作原理,对数字BPM时钟同步系统的硬件及固件程序进行了设计,实现了外部输入时钟信号与系统内部产生的主工作时钟信号的锁相,并且时钟信号输出的频率及相位均可调整以满足后端ADC采样的要求。测试结果表明,设计可以完成对一定频率范围内变化的外部输入时钟信号的锁相,输出时钟信号抖动满足束流实验要求,为数字BPM后续算法研究提供了基础。     

用于铯芯片级原子钟的4.596 GHz射频源研制

芯片级原子钟主要包括射频模块、物理封装模块以及其他的外围控制模块。射频模块的设计关系到芯片级原子钟的短期稳定度,所以射频模块在芯片级原子钟的设计时是非常重要的一部分。本文利用数字锁相环技术实现频率为4.596 GHz的射频源,射频源由三部分组成,包括小数分频频率综合器、压控振荡器和环路滤波器。数字锁相环具有相位噪声低,频谱稳定度高等特点。此外,由于小数分频频率综合器是可编程的,可以通过配置N分频器与R分频器实现输出频率的快速扫描。与此同时,根据相关公式,可以计算出三阶无源环路滤波器的近似参数值,所设计的环路滤波器具有300 kHz的环路带宽以及55的相位裕度。最后,整个基于数字锁相环技术实现的射频源通过仿真、硬件实现以及测试。测试结果显示,射频源的相位噪声为-74.02 dBc/Hz@300 Hz,符合芯片级原子钟射频源的设计要求。     

用于铯芯片级原子钟的4.596 GHz射频源研制

芯片级原子钟主要包括射频模块、物理封装模块以及其他的外围控制模块。射频模块的设计关系到芯片级原子钟的短期稳定度,所以射频模块在芯片级原子钟的设计时是非常重要的一部分。本文利用数字锁相环技术实现频率为4.596 GHz的射频源,射频源由三部分组成,包括小数分频频率综合器、压控振荡器和环路滤波器。数字锁相环具有相位噪声低,频谱稳定度高等特点。此外,由于小数分频频率综合器是可编程的,可以通过配置N分频器与R分频器实现输出频率的快速扫描。与此同时,根据相关公式,可以计算出三阶无源环路滤波器的近似参数值,所设计的环路滤波器具有300 kHz的环路带宽以及55的相位裕度。最后,整个基于数字锁相环技术实现的射频源通过仿真、硬件实现以及测试。测试结果显示,射频源的相位噪声为-74.02 dBc/Hz@300 Hz,符合芯片级原子钟射频源的设计要求。     

用于铯芯片级原子钟的4.596GHz射频源研制（英文）

芯片级原子钟主要包括射频模块、物理封装模块以及其他的外围控制模块。射频模块的设计关系到芯片级原子钟的短期稳定度,所以射频模块在芯片级原子钟的设计时是非常重要的一部分。本文利用数字锁相环技术实现频率为4.596GHz的射频源,射频源由三部分组成,包括小数分频频率综合器、压控振荡器和环路滤波器。数字锁相环具有相位噪声低,频谱稳定度高等特点。此外,由于小数分频频率综合器是可编程的,可以通过配置N分频器与R分频器实现输出频率的快速扫描。与此同时,根据相关公式,可以计算出三阶无源环路滤波器的近似参数值,所设计的环路滤波器具有300kHz的环路带宽以及55°的相位裕度。最后,整个基于数字锁相环技术实现的射频源通过仿真、硬件实现以及测试。测试结果显示,射频源的相位噪声为-74.02dBc/Hz@300Hz,符合芯片级原子钟射频源的设计要求。     

基于LabVIEW FPGA的三相锁相环设计与实现

针对传统FPGA模式开发的锁相环在实时人机交互方面的不足,设计了基于LabVIEW FPGA技术的三相锁相环;方案以sbRIO-9631模块为硬件平台,利用LabVIEW编程控制FPGA逻辑,在FPGA中分三级流水线实现了基于dq变换的锁相环算法,并通过FIFO实时上传采集信号、锁定相位至PC机,最后在PC机上实现对锁相环性能分析、PI参数调控和数据显示;经过实验,该锁相环具有较高的精度,锁相时间约为两个周期,锁相误差约为0.03 rad,通过PC机可实时调节锁相性能。     

锁相放大器的新进展

主要介绍了模拟锁相放大器和数字锁相放大器原理、特点、过渡和发展过程.通过数字锁相放大器的硬件的模块化结构、灵活的算法设计、软件的升级能力、应用的范围和特点以及性价比等,说明锁相放大器发展的前景和动力.     

高性能注入锁相光电振荡器

提出一种基于注入锁定和锁相环技术的注入锁相光电振荡器.利用注入锁定来改善光电振荡器的近载频相噪以及杂散抑制度.将光电振荡器的输出信号与外注入源进行鉴相,通过锁相环来提升频率稳定性,并进一步改善光电振荡器的近载频相噪.实验结果表明:注入锁相光电振荡器在电滤波器中心频率为9.5GHz、3dB带宽为20 MHz和光纤环长度为6km的情况下,实现了输出信号频率为9.5GHz的单模振荡;当注入锁定带宽为1.98kHz时,光电振荡器输出信号在1kHz频偏处的相位噪声为-125dBc/Hz,在10kHz频偏处的相位噪声为-147dBc/Hz,杂散抑制度高于80dB,阿伦偏差接近1.37×10~(-11)@1s和1.22×10~(-11)@1000s.     

相位式激光测距全数字锁相环控制系统

针对减小相位式激光测距中的误差,介绍了一种基于现场可编程门阵列（FPGA）实现的全数字锁相环（ADPLL）控制系统的技术原理。此系统可以提高相位频率检测器的精度,同时不受温度和电压的影响,大幅降低相位式激光测距在测相过程中的频率误差。系统主要由数字鉴相器、数字滤波器和数字控制振荡器等逻辑设备组成,系统中的信号全部为数字信号。实验结果表明,当FPGA内部的参考信号为40 Hz时,采样周期为0.025 s,滤波器在300 ms达到约5 V的电压饱和状态。ADPLL系统避免了模拟电路中常常遇到的不全传输、寄生能力、温度浮动及老化等问题,并且可以在使用重置器件的情况下运行,因此很容易测试和复原。     

Optimal design of resonant piezoelectric buzzer from a perspective of vibration-absorber theory

In this paper, an optimization technique is presented for the design of piezoelectric buzzers. This design technique aims at finding the optimal configuration of the coupled cavity and diaphragm structure to maximize the sound pressure output. Instead of measuring the material constants of the piezoelectric ceramic and the metal diaphragm, an "added-mass method" is developed to estimate the equivalent electromechanical parameters of the system on which an analogous circuit can be established. The electrical impedance and on-axis sound pressure level of the piezoelectric buzzer can be simulated by solving the loop equations of the electromechanoacoustical analogous circuit. An interesting finding of this research is that the nature of the piezoelectric buzzer bears remarkable resemblance to that in the dynamic vibration absorber theory. Much physical insight can be gained by exploiting this resemblance in search of the optimal configuration. According to the system characteristic equation, a design chart was devised to "lock" the critical frequency at which the system delivers the maximal output. On the basis of the analogous circuit and the vibration absorber theory, an optimal design was found with constrained optimization formalism. Experiments were conducted to justify the optimal design. The results showed that the performance was significantly improved using the optimal design over the original design. Design guidelines for the piezoelectric buzzers are summarized.     

J-TEXT 动态扰动场交流电源控制系统设计

对 J-TEXT 动态扰动场交流电源及其控制系统进行了介绍,重点对基于FPGA 全数字锁相环的逆变控制单元进行了分析、设计和优化。给出了动态扰动场交流电源及其逆变控制单元的测试和实验结果。结果表明该设计的交流电源控制系统能够满足物理实验对电源输出电流频率、相位调节的需求,能够保证电源的可靠、稳定运行。     

航天器中远距仅测角导航硬件在环测试的光学模拟器设计

设计了一种航天器中远距仅测角导航硬件在环测试的光学模拟器,可对仅测角导航视觉传感器的硬件、软件和算法的性能及可靠性进行验证。首先对该光学模拟器进行了系统描述,包括硬件组成和星图模拟软件设计。硬件选用的都是商用、现成的部组件,可大幅节约研发成本,缩短开发周期。其次,重点阐述屏幕亮度与恒星星等之间的关系,以及该光学模拟器的光学原理。最后对该光学模拟器的星图模拟进行实验测试,并介绍了一种基于Clohessy-Wiltshire (CW)方程的仅测角导航模型,用于硬件在环测试。验证了几何校正后的光学模拟器完全满足航天器中远距仅测角导航硬件在环测试要求,并得出相对于几何校正前,终端时刻的相对位置精度提高了25.5%,相对速度精度提高了31.3%。     

一种新的蔡氏电路设计方法与硬件实现

提出了一种基于蔡氏无量纲状态方程新的电路设计方法.首先对蔡氏无量纲状态方程各变量进行比例压缩变换、微分-积分转换和时间尺度变换.其次根据变换后的方程设计出各模块电路，再将各模块按方程中各状态变量的对应关系联结起来.整个电路只由反相加法器、积分器和反相器三大模块构成，电路结构对称.与现有其他的混沌电路设计相比，该方法具有三个主要特点：(1)直观性强，实现了电路的模块化设计，并总结出了这类混沌电路更一般的设计原理，具有普适性，可用于其他无量纲连续状态方程的电路设计；(2)由于采用了反相加法器，各个电路参数独立 关键词： 蔡氏电路 多项式 模块化设计 硬件实验     

Nonlinear dynamics of an optical phase locked loop in presence of additional loop time delay

The dynamics of an optical phase locked loop (OPLL) with first order loop filter having inherent loop time delay is investigated. In the presence of delay, the system is modeled as a third order autonomous system. In the out of lock condition or during the process of locking, the dynamics of the system is highly nonlinear and different nonlinear phenomena, like limit cycle oscillation, period doubling, chaotic oscillations etc., may be observed with the variation of design parameters. Applying the techniques of the nonlinear dynamics, we have calculated the effects of the inherent loop time delay in determining the state of the loop. The analytical results predicting the parameter values for stable and unstable region of operation are obtained using the quasi-linear Routh–Hurwitz method. The parameter range required for the onset of chaotic oscillations is estimated by Melnikov's global perturbation method. The predicted results are in agreement with those obtained by numerical integration of system equations.     

HIRFL-CSR故障诊断报警电路设计

针对兰州重离子加速器冷却储存环(HIRFL-CSR)复杂的现场环境和对现场故障精确检测报警的迫切需求,以TI公司的MSP430混合信号处理器为核心,采用负反馈电路稳定工作点,并结合RS-485现场总线技术完成了故障诊断报警电路的设计。结果表明:该诊断报警电路具有稳定性好、灵敏度高、耗电量小、价格低、使用方便、定位精确的优点,适合各种复杂的工作环境,可广泛应用于开关量诊断报警。现已成功应用于HIRFL-CSR漏水检测报警系统中。     

偏振模色散自适应补偿实时控制系统的DSP的设计与实现

根据实验室现有的PMD(偏振模色散)补偿实验系统的需要,设计了一种基于DSP的实时控制系统。讨论了该实时控制系统的硬件和软件的设计与实现,对硬件电路进行了总体设计,分别对各部分的DSP最小系统、A/D采样硬件电路和D/A控制硬件电路进行了详细的分析和设计。介绍了软件的工作流程,设计了PSO算法模块在DSP系统中的实现。将该实时控制系统应用到PMD自适应补偿实验中进行了验证。结果表明,所设计的PMD自适应补偿实时控制系统对一阶和二阶PMD的补偿效果很好。     

Multifolded torus chaotic attractors: design and implementation

This paper proposes a systematic methodology for creating multifolded torus chaotic attractors from a simple three-dimensional piecewise-linear system. Theoretical analysis shows that the multifolded torus chaotic attractors can be generated via alternative switchings between two basic linear systems. The theoretical design principle and the underlying dynamic mechanism are then further investigated by analyzing the emerging bifurcation and the stable and unstable subspaces of the two basic linear systems. A novel block circuit diagram is also designed for hardware implementation of 3-, 5-, 7-, 9-folded torus chaotic attractors via switching the corresponding switches. This is the first time a 9-folded torus chaotic attractor generated by an analog circuit has been verified experimentally. Furthermore, some recursive formulas of system parameters are rigorously derived, which is useful for improving hardware implementation.     

嵌入式电子节能控制器的设计与实现

节能控制能够有效降低能耗,对保护环境等方面具有重要影响。但目前大多数电子节能控制器都是通过采用单片机技术和双向晶闸管过零触发交流调压电路对电子节能控制器进行设计。通过介绍电子的负荷特点和节能原理,分析电子节能控制器的硬件组成电路,并对电子节能控制器的主要软件程序的流程图进行设计,完成电子节能控制器设计。但这种方法节能控制效果较低,难以保证电子节能控制器性能,为此,提出一种基于模糊PID控制的嵌入式电子节能控制器设计与实现方法。首先通过对嵌入式电子节能控制器的处理器、电源电路、复位电路、系统时钟电路、JTAG接口电路、D/A转换电路、功放电路、双极性电源电路以及嵌入式电子节能控制器硬件PCB板器件布局等的设计,完成嵌入式电子节能控制器硬件设计。在此基础上,选用模糊PID控制方法对嵌入式电子节能控制器进行设计。通过分析模糊PID控制原理,介绍加入自调节因子的模糊PID控制的算法设计,以此确定输入输出隶属度函数,再利用模糊推理和模糊规则,得到电子节能控制器的模糊控制过程,从而完成嵌入式电子节能控制器的设计。实验证明,所提方法能够有效提高嵌入式电子节能控制器的节能控制效果,具有良好的使用价值。