SM3杂凑算法的ASIC设计和实现

针对国家商用密码SM3杂凑算法提出了一种四合一的ASIC实现架构.该架构采用进位保留加法器和循环展开方式,与单轮结构相比,时钟周期数减少了75%,吞吐率提高了29.4%.采用65nm的SMIC工艺,在125MHz的低时钟频率下,吞吐率达到了4Gb/s.此款SM3杂凑算法芯片已经进行了流片,支持填充和暂停功能.     

SM3及SHA-2系列算法硬件可重构设计与实现

针对当前国内外杂凑算法标准和应用需求不同的现状,采用数据流可重构的设计思想和方法,在对SM3及SHA-2系列杂凑算法的不同特征进行分析研究的基础上,总结归纳出统一的处理模型,进而设计了一种新的硬件结构。基于该结构,根据不同环境对杂凑算法安全强度的不同要求,可以单独灵活地实现SM3,SHA-256,SHA-384及SHA-512算法。实验结果表明,设计的硬件电路有效降低了硬件资源消耗,提高了系统吞吐率,能够满足国内外商用杂凑算法的要求。     

密码安全杂凑算法的设计与分析

本文利用来自不同群的运算，构造一种能证明其安全性的杂凑算法，并应用已 结果构造安全的消息认证码。     

一种基于非线性方法的单向杂凑hash算法

hash单向杂凑函数常用于信息安全的认证机制中,随着电子商务的普及,该认证机制的可靠性越来越受到重视．本文就非线性方法与hash算法相结合提出了一种新的方案,以达到增强hash算法的抗攻击能力和整体运行效率．     

基于流水线结构的脉搏信号小波去噪硬件实现

脉搏波信号采集过程中存在肌电干扰和基线漂移等噪声,引起脉搏信号的不正常波动。如何能去除脉搏波信号中的噪声,得到原始的脉搏信号,为后续处理提供基础,是个十分重要的问题。本文设计了一种在脉搏监测系统中基于小波理论用于去噪的电路设计。该电路采用九级流水线结构,能够对脉搏信号进行实时处理。理论分析和逻辑电路仿真结果表明,本文所提出的电路能够有效地去除脉搏信号中信号频谱内的噪声.     

SM3算法在硬件加密模块中的实现与应用

随着互联网、物联网技术的发展,嵌入式设备已经广泛应用于生活的方方面面,并承载着越来越大的信息量。因此嵌入式通信系统的信息安全问题也随之变得愈加重要。SM3算法作为国密算法的一种,目前应用相对较少,但与国际杂凑密码算法MD5相比有着更高的安全性。文章重点介绍了SM3算法原理,研究了C语言的实现以及基于TC277单片机硬件加密模块HSM的算法移植,并探讨了后续的应用前景。     

杂凑算法的对偶问题

杂凑算法往往具有很高的杂凑速率,如MD_x(x版本的杂凑算法),SHA(数据杂凑标准)等。一个自然的问题是能否利用快速安全的杂凑算法构造相应的分组加密算法呢?本文把这个问题称为杂凑算法的对偶问题,本文试图用现有的结果证明给定一个安全快速的杂凑算法可以构造一个安全快速的分组加密算法。     

带消息填充的 29 步 SM3 算法原根和伪碰撞攻击简

基于中间相遇攻击技术,提出了一种针对密码杂凑函数SM算法的原根攻击和伪碰撞攻击方法,给出了从第1步开始的带消息填充的29步SM3算法的原根攻击和伪碰撞攻击。结果表明：对于29步SM3算法的原根攻击的时间复杂度为2254;对于29步SM3伪碰撞攻击的时间复杂度为2125。说明从第1步开始的带消息填充的29步SM3算法不能抵抗原根攻击和伪碰撞攻击。     

Improved preimage and pseudo-collision attacks on SM3 hash function

A preimage attack on 32-step SM3 hash function and a pseudo-collision attack on 33-step SM3 hash function respectively were shown.32-step preimage attack was based on the differential meet-in-the-middle and biclique technique,while the previously known best preimage attack on SM3 was only 30-step.The 33-step pseudo-collision attack was constructed by using the same techniques.The preimage attack on 32-step SM3 can be computed with a complexity of 2^254.5,and a memory of 2⁵.Furthermore,The pseudo-preimage and pseudo-collision attacks on 33-step SM3 by extending the differential characteristic of the 32-step preimage attack were present.The pseudo-collision attack on 33-step SM3 can be computed with a complexity of 2^126.7,and a memory of 2³.     

一种高吞吐率国密SM3硬件IP核的设计与实现

为满足网络安全认证的需求,提出了一种高吞吐率的国密SM3的硬件IP核的设计方法。该方法用3级流水线缩短了每轮运算的关键路径,提升了系统时钟,并将64轮运算全部展开,实现轮间64级流水线,总共192级的全流水线设计,能够同时实现192组消息的SM3运算。基于SMIC 0.18um的工艺,实现了该IP核,时钟频率达到了200MHz, 吞吐率达到了102.4Gbps,比现有的研究成果提升39.3%。     

白盒SM4的分析与改进

差分计算分析(DCA)是一种应用于白盒实现安全性分析的侧信道分析手段,其高效性在白盒高级数据加密标准(AES)的分析工作中已得到验证。该文针对白盒SM4方案提出一种类差分计算分析的自动化分析方法,该分析以白盒SM4方案中的查找表结果为分析对象,采用统计分析的方法提取密钥,称为中间值平均差分分析(IVMDA)。相比于已有的白盒SM4的分析方法,中间值平均差分分析所需要的条件更少,分析效率更高。在对白盒SM4方案进行成功分析后,该文提出一种软件对策以提高白盒SM4方案的安全性,该对策利用非线性部件对白盒方案中的中间状态进行混淆,消除中间状态与密钥之间的相关性。实验证明该对策可以有效抵抗中间值平均差分分析。     

AES算法的FPGA优化实现

简要介绍了新一代高级加密标准AES算法（Rijndad）的设计原理，对其实现流程进行了详细阐述。以资源优化为目标，在对轮操作进行简化合并的基础上，完成了该算法加密部分的FPGA优化实现。     

高速流水线结构的大整数乘法器FPGA设计与实现

大整数乘法是密态数据计算中最为耗时的基本运算操作,提高大数乘法单元的计算速度在全同态加密机器学习等应用中尤为重要.提出了一种输入数据位宽为768 kbit的高速大整数乘法器设计方案,将核心组件64 k点有限域快速数论变换(NTT)分解成16点NTT实现,并通过算法分治处理,细化16点NTT的流水线处理过程.采用加法和移...     

基于相位差分的FPGA瞬时测频的实现

为了实现在信噪比较高条件下的高精度测频，考虑在不同时刻噪声的不相关性，利用多点平均的方法对相位差分算法进行了改进，通过Matlab的仿真表明了该算法在信噪比较高的条件下，具有稳定的，较好的测频性能，且拥有较低的计算量。最后利用FPGA技术在硬件上实现了该算法，结构清晰简单，实时性高，可模块化和功能拓展，通过实际的测试，该算法在信噪比较高的条件下，可以获得较好的测频效果，测频误差小，可以满足实际工程需求。     

高吞吐率、低能耗的SHA-1加密算法的硬件实现

安全散列算法被广泛应用于数据完整性验证、数字签名等领域,目前最常用的是SHA-1算法.为了满足实际应用对SHA-1计算速度和能耗的要求,提出了一种新的硬件实现方法,通过改变迭代结构,一次执行两轮操作,将80轮操作简化为40轮,进而大幅度提高SHA-1的吞吐率,并降低能耗.采用UMC0.25μm工艺实现该电路,相比于传统的实现方法,最大吞吐率提高了31%,能耗降低了20%.     

基于FPGA的DES加密算法实现

在分析DES加密算法的基础上,利用流水线技术和分时复用技术,设计了两种流水线结构和复用结构的DES加密算法电路,功能仿真正确,并以Xilinx FPGA为实现基础,结合纯组合逻辑结构,分析对比上述几种方案在速度和资源方面的优劣。其中最快一种实现方案最高时钟频率可达139 MHz,加密速度达到8.9 Gbit·s^-1     

基于RISC-V指令扩展的低开销SM4算法设计与实现

为了保障工业物联网采集数据的机密性,同时考虑到物联网终端设备资源受限与成本低廉的特点,提出以软硬件协同设计的方式实现SM4算法,以平衡资源开销、性能和延时。在开源RISC-V指令集的基础上,增加了两条自定义指令以实现密钥扩展和加解密算法的轮函数,设计了一款低开销的SM4指令功能单元硬件电路结构。从时钟周期精确的仿真结果来看,与无扩展指令的实现相比,延时缩减81.72%,吞吐率提升4.47倍。从SMIC 180 nm工艺下综合结果来看,SM4指令功能单元仅占用了1684门,与参考文献相比,资源开销至少降低38.9%。