BCH（15,5,3）码编／译码器的计算机模拟和硬件实现

本文结合ＢＣＨ（１５，５，３）码的硬件实现，介绍了计算机逻辑模拟和电路模拟的作用和重要性。     

实现和优化Turbo编译码器

介绍了Turbo编译码器的实现及优化过程.     

新型编译码器的应用

编码器 MC145026和译码器 MC145027、MC145028是美国莫托罗拉公司80年代中期产品,它们在实现多路遥控中具有电路简单、抗干扰性能强、工作稳定可靠、系统及功能容易组合和扩展等优点,广泛应用于工业控制、家用电器及其它电子产品。本文以四通道遥控电源开关为例,介绍新型编、译码电路的应用。     

BCH（15,5,3）码编／译码器的模拟和实现

结合BCH（15，5，3）码的硬件实现，介绍了计算机逻辑模拟和电路模拟的作用和重要性。     

一种简单分组码编、译码器的单片机实现方案

本论文给出了一种简单分组码-(7,4)汉明码编、译码器的单片机实现方案.在硬件实现上验证了(7,4)汉明码的纠一位随机错误能力和交织度为2时的纠两位突发错误的能力.     

一种简单分组码编、译码器的单片机实现方案

本论文给出了一种简单分组码-（7,4）汉明码编、译码器的单片机实现方案。在硬件实现上验证了（7,4）汉明码的纠一位随机错误能力和交织度为2时的纠两位突发错误的能力。     

一种改进Miller编解码的实现方法

改进Ｍｉｌｌｅｒ编解码方式已广泛应用于非接触ＥＣ卡的射频通讯中。提出了一种该编码方式的实现方法,分析了各信号之间的关系,人出了相应的模拟结果。实际应用证实了该方法符合ＩＳＯ－１４４４３标准要求,并可获得良好的效果。     

RS(63,45)编译码器的设计与FPGA实现

里德-索罗门(RS)编码是一类具有很强纠错能力的多进制BCH编码,它不但可以纠正随机错误,也能纠正突发错误。首先介绍了伽罗华域加法器和乘法器的设计,然后详细地阐述了RS(63,45)编译码器各模块的设计原理。对编译码器各模块先用Matlab进行设计,验证设计的正确性,再对译码器模块进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错能力。设计的编译码器能运用到实际的无线通信系统中去。     

一种基于FPGA的纠错编译码器的设计与实现

在信道容量以内,香农论证可通过对信息的恰当编码,由信道噪声引入的错误可以被控制在任何误差范围之内.丈章通过对无线信道中纠错编码的研究,提出一种BCH码的简单编译码设计思想和方法,应用Altera公司开发的硬件描述语言VHDL及开发系统软件QuartusⅡ,实现了基于FPGA(现场可编程门阵列)的BCH(31,21,2)码编、译码全数字过程,并给出了仿真波形,证实了此种编译码器的可实现性.     

扩展汉明码的编解码器设计及其FPGA实现

采用扩展汉明码,实现了对汉明码纠、检错功能的扩展,使其功能扩展至一位纠错、两位检错。并且利用Verilog硬件语言对该编、解码方法进行了程序设计及仿真,最后下载至FPGA实现。结果证明,这种扩展汉明码的编、解码方法在不显著增加硬件资源的基础上,提高了传输数据的可靠性,具有非常现实的意义。     

RS(31,27)高速编译码器的FPGA实现

RS码是目前最有效、应用最广泛的差错控制编码方法之一.该文深入研究了RS编解码的原理,对相关算法进行优化.并在FPGA上实现了(31,27)编解码器.由仿真结果验证了该编解码器占用系统资源少,运行时间快,能够满足通信系统上的要求.     

DMR标准RS码编译码器的FPGA实现

为了降低DMR标准Reed-Solomon（12,9）的译码复杂度,提出一种新的Step-by-Step译码算法。该算法通过计算伴随式,查找错误位置并同时计算修正子实现。与RS（255,239）和RS（255,249）相比,该算法不需要大量的存储器和复杂的逻辑控制,求逆运算也大为减少并且转化为有限域乘法器实现。该译码算法通过下载至Xilinx FPGA得到验证。     

卷积码Viterbi译码器的硬件实现

第三代移动通信系统标准中普遍采用卷积码和Turbo码作为信道编码方案.本文首先阐述了维特比译码算法,然后论述了(2,1,3)卷积码编码电路和维特比译码的单片机实现方案.最后把维特比算法与交织方案相结合,统计结果表明纠错性能有较大改善.     

一种高集成度DTMF信号编解码器的设计与实现

文章介绍了一种高集成度DTMF信号编解码器的设计与实现。在该方案中,采用高性能DSP和DTMF信号解码算法实现DTMF信号解码,采用ROM存储波形法实现DTMF信号编码。该设计方案实现了单板512路DTMF信号编解码器的高集成度。该产品通过了信息产业部组织的入网测试,并在实际中得到了大量应用。     

卷积码Viterbi译码器的FPGA的设计与实现

给出了一种基于FPGA的切实可行的卷积码Viterbi译码器的实现方案。该方案只需要很少的硬件资源,速度较快。可以很方便地和Turbo译码器结合在单片的FPGA上,并应用于3GPPWCDMA移动通信系统中。     

基于RSIP核编译码器的设计与FPGA实现

Altera公司的Reed-Solomon(RS)IP核功能强大,但使用该IP核需要进行握手信号的设计。介绍了一种基于IP核来实现RS编译码器的设计方法。分析了RS编译码器IP核握手信号的时序原理,并设计了相应的信号产生模块。介绍了RS IP核的参数配置和使用方法,并提供了整体的模块电路。为验证设计的正确性,对编译码器进行了时序仿真。针对具有最大误码的连续编码数据流进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错性能。