基于AIG的多级逻辑电路延迟近似优化

在对多级逻辑电路延迟进行优化中,提出了一种针对关键路径中节点输出的近似替换方法,用于实现延迟优化.提出的算法先建立待优化电路的关键路径集合,然后通过选取每一条关键路径中错误率影响最小的节点构成待优化节点集,再结合提出的节点输出近似替换技术,在错误率约束下实现节点删除和关键路径压缩,进而达到多级逻辑电路延迟优化.提出的算法用C++和ABC工具内置命令编程实现,使用ISCAS85以及LGSynth91电路进行测试.实验结果显示,与已提出的常量替换方法相比,面积和延迟优化效果分别提升22.96%和31.49%.同时相较于最新提出的针对延迟优化的算法,在延迟优化效果相近的情况下,算法运行时间上有61.88%的提升.     

基于逻辑复合门映射的电路面积优化

提出了一种基于复合门映射的电路面积优化方法.该方法首先通过BDD结构的拆分将待优化的逻辑电路转化为由二输入基本逻辑门组成的多级逻辑网络,然后利用复合门搜索和等效转换算法将逻辑网络中适合复合门实现的子结构用相应的复合门替换.提出的优化算法用C语言编程实现,并用MCNC电路进行了测试.测试结果表明,相比于ABC和BDS软件结果,经算法优化后,电路的节点数可分别减少约37%和29%.     

基于Majority逻辑门映射的电路面积优化

提出了一种采用三输入Majority逻辑门(M门)和反相器实现电路逻辑功能的电路面积优化算法.该算法首先用动态规划策略完成电路的AIG(And-Inverter Graph)切割,然后通过搜索适合M门覆盖的AIG子结构以及与门和M门之间的等效替代,将AIG转换为适合M门映射的MIG(Majority-Inverter Graph),最后用Ω法则和Ψ法则对MIG进行简化,得到节点数更少的MIG,从而实现基于M门映射的电路面积优化.优化算法用C语言实现,并用MCNC电路测试.结果表明,相比于逻辑综合工具ABC的结果,用M门映射后电路面积可得到平均约12%左右的优化.     

基于虚拟单元映射的电路面积优化算法

相比较于标准单元库映射,library-free映射中采用的动态生成的虚拟单元,具有更大的灵活性,因而在电路面积优化上往往可以取得更好的效果.本文提出的基于虚拟单元的面积优化算法包括面积估算和覆盖策略两部分.在面积估算上提出了基于n元树和逻辑努力的虚拟单元的CMOS电路实现及面积估算方法.在覆盖策略上提出了一种带有局部寻优策略的离散粒子群优化算法.MCNC测试电路的实验结果表明,相比较于标准单元库映射,对于绝大多数电路,本文给出的算法可以使电路面积得到进一步的优化.     

基于矩阵表示的CMOL电路容错映射

针对存在缺陷的CMOS/纳米分子混合(CMOS/nanowire/MOLeclular hybrid, CMOL)电路的单元容错映射问题, 提出一种基于矩阵表示的CMOL电路容错映射方法. 首先, 将逻辑电路和CMOL电路建模为矩阵表示; 然后采用文化基因(memetic)算法进行矩阵间可匹配字符的搜索, 采用小矩阵元值优先匹配的策略完成单元缺陷容忍映射. ISCAS测试电路的实验结果表明, 与已有方法相比, 本文方法在求解速度上有36.98%的提升.     

基于library-free映射的电路面积快速优化算法

针对library-free映射过程中常用的动态规划算法在求解大电路时覆盖时间过长的问题,提出了一种将动态规划与遗传算法相结合的混合优化算法,用于平衡求解速度和求解质量,并利用“与/或/非”图和逻辑努力实现基于MOS晶体管的电路的面积估算.MCNC电路的测试结果显示,相较于动态规划,混合算法求得的最优解在面积平均增加不到1%的情况下,求解时间可节省35%以上.     

Reed-Muller逻辑电路的功耗估算技术

提出了一种Reed-Muller(RM)逻辑电路的功耗估算方法.将多输入AND/XOR门分解成由2输入AND/XOR门构成的树,采用信号的跳变密度和信号概率来计算内部节点信号的开关活动率,从而实现电路的功耗估算.实验结果表明:该方法得到的估算结果与电路实际功耗二者之间具有良好的线性关系.     

三值FPRM电路极性间转换算法及其在面积优化中的应用

通过对三值FPRM(Fixed-polarity Reed-Muller)展开式和四值列表技术的研究,提出了一种三值FPRM电路极性间转换算法,并将其应用于电路面积优化.首先根据四值RM(Reed Muller)逻辑多项式系数的计算方法,推导出三值FPRM展开式极性间系数转换算法;然后利用该算法,结合三值模代数特点以及电路面积估计模型,沿非循环格雷码极性遍历路径进行三值FPRM电路面积最佳极性搜索,得到面积最优的FPRM电路.最后对8个MCNC基准电路进行测试,结果表明：与0极性Reed-Muller电路相比,三值FPRM电路的面积平均减少56.2%.     

蜕化三值逻辑及其应用

本文提出一种蜕化代数系统，并证明了该系统可以用二值逻辑电路实现.设计实例表明，在某些领域，基于该代数系统设计.1}二值逻辑电路具有电路结构简单、冗余态少等特点.而这些问题用传统的二值代数系统是无法解决的.     

基于改进的LUT乘法器的FIR滤波器设计

针对目前FIR数字滤波器消耗面积较大、运行速度较慢等问题,在APC-LUT (antisymmetric product coding,APC)方法实现乘法器基础上,提出了一种改进型查找表(lookup table,LUT)架构δ-LUT实现乘法器,省去了地址线的编码电路,控制电路简单易行;进一步,在δ-LUT的基础上,提出了改进型的LUT架构β-LUT实现乘法器,使FIR滤波器的功耗和面积等性能得到大幅度提高.进一步介绍了在输入位宽较大时通过查表操作的LUT分解方法可降低LUT的规模.采用Synopsys公司的Design Compiler,并结合TSMC 130 nm的单元库,对LUT进行综合改进,结果显示,改进后的LUT实现的FIR数字滤波器,其ADP节省达60%,功耗节省达58%.     

基于近似逻辑的不完全指定FPRM函数的功耗优化

基于精确逻辑的逻辑综合和优化方法已有广泛的研究. 但有时并非需要精确逻辑, 从而可利用这种特性进行关键指标的综合和优化. 本文提出了基于近似逻辑的不完全指定固定极性Reed-Muller (Incompletely Specified Fixed Polarity RM, ISFPRM)逻辑函数的逻辑优化方法. 首先建立基于二级逻辑的功耗估算模型和近似电路的设计效能评估模型, 然后提出基于近似逻辑的ISFPRM函数的优化算法, 并用遗传算法加以实现. 所提算法应用于MCNC标准电路进行测试, 结果表明在一定的面积约束下, 电路每增加1%的误差率获得12%~18%的功耗优化     

基于TCM电路的抗温度漂移老化传感器设计

结合电路老化检测原理与温度补偿方法(Temperature Compensation Method, TCM), 提出了一种具有抗温度漂移特性的老化传感器电路方案. 该方案首先根据晶体管的温度补偿, 设计温度不敏感的TCM延迟单元; 然后结合被测组合电路的老化冗余时间, 利用TCM延迟单元级联方式实现参考老化延迟电路; 最后将老化延迟检测电路的输出和参考延迟电路的输出进行时序比较, 判断电路是否处于老化状态. 在SIMC 65nm CMOS工艺下仿真验证, 结果表明所设计的老化传感器功能正常, 在-40~120℃之间稳定性达到98％.     

远程关系代数查询优化器设计及实现

针对数据库从业人员难以掌握查询语句编写以及难以理解查询优化的问题,根据启发式规则建立基于启发式优化的词法文件和语法文件,并实现远程关系代数查询优化器.该关系代数查询优化器具有关系代数表达式与SQL语句之间互相转换和基于启发式的关系代数表达式优化的功能,从而帮助数据库从业人员更好地理解关系代数和查询优化过程.此工具已在数据库从业人员培训中应用,效果良好.     

I2L三值逻辑电路的研究

本文使用电流表示逻辑值, 对目前二值数字电路中的I2L逻辑电路的工作原理重新进行了解释.并指出, 只要在原来电路的基础上把电流源作成多值的, 并利用电流镜电路,便可把I2L逻辑电路应用于多值数字电路.本文提出的若干I2L 三值组合电路与时序电路补充了原有的电路系列。     

基于XOR门的静态逻辑电路功耗优化技术

提出了一种新的基于XOR门的静态逻辑电路功耗优化技术.通过极性转换,可迅速得到基于XOR门的静态逻辑电路的最优结构,达到优化功耗的目的.实验结果表明,本文提出的算法在功耗节省方面比其他同类算法更有效.     

基于四位全加器的n中取m及择多函数等对称函数的实现

全加器是一种常用的运算部件,它在有关运算的数字系统中得到了广泛的应用.文献[1—3]指出了一位全加器具有对称性,它可以方便地实现各种对称函数.然而,迄今在逻辑电路设计中常常使用双一位全加器(简称双全加器).由于其集成度较低,因此往往需用较多的集成块构成电路.为了进一步降低电路的成本,本文考虑使用集成度较高的四位全加器.     

一种基于动态模糊Kohonen网络的聚类模型及应用

提出一种基于动态模糊Kohonen神经网络聚类模型,针对传统的Kohonen神经网络(KNN)聚类需要预先确定聚类数的问题,提出采用树形动态自组织映射网络算法(TGSOM)来确定聚类数,并且利用模糊Kohonen神经网络(FKNN)聚类结果与输入顺序无关的优势进行网络优化,得到更优的聚类结果。该模     

基于CTGAL电路的低功耗十进制复位计数器设计

通过对计数器和钟控传输门绝热逻辑电路工作原理及结构的研究,提出一种带复位功能的低功耗十进制计数器设计方案.新方案利用CTGAL电路钟控传输门对输入信号进行采样,然后通过自举操作的NMOS管和CMOS-latch结构对输出负载进行全绝热方式充放电,并通过计数器预置复位端结构实现进制可变计数器的设计.PSPICE的模拟结果表明：所设计的电路具有正确的逻辑功能,在相同工作频率下,与传统CMOS电路实现的十进制计数器相比,平均节省能耗约82%.     

一种改进的GALS异步包装电路

GALS（全局异步、局部同步）架构适用于NoC的时钟分布,但现有的GALS需要定制地设计异步包装电路,不利于验证和集成.采用通用的数字ASIC设计流程,在仅使用已有标准单元的情况下,提出了一种新的基于FIFO的异步包装.通过此包装电路,实现了一个信号传输只需2步操作,提高了通信吞吐率.实验结果表明该包装电路在吞吐率和延迟上获得了显著改进.     

多粒度通信优化的MPSoC调度映射策略

随着嵌入式系统处理器核数的增加,映射与调度成为软件开发的关键.为了提升系统性能,需要格外关注映射与调度过程中的通信开销.现有的粗粒度系统级或细粒度线程级通信优化虽然能提升性能,但都各有缺陷.为此,提出了基于整数线性规划的用于Simulink模型的多粒度通信优化映射与调度策略,将不同粒度的通信优化方法相结合,实现优势互补.实验结果表明,该方法能有效提高系统的整体性能.