小步进频率合成器的设计

回顾了三种基本的小步进频率合成器设计方法的优缺点。介绍了一种特殊的小步进频率合成器的设计方法，即采用两个大步进频率的单环锁相电路混频，两者步进频率的差较小为r，就能获得输出为小步进频率(为r)的合成器，并给出了相应的理论依据和计算。只要合理设置频率，规避互调分量的影响，就能使合成信号保持大步进频率单环锁相电路较低相位噪声、较短跳频时间和较低杂散信号的特性，而且合成原理简单，几乎不需要电路调试。     

DDS＋PLL技术在C波段频率合成器中的应用

提出了一种具体的C波段小步进频率合成器的设计方案。该方案是基于锁相环频率合成(PLL)和直接数字频率合成(DDS)相结合的结构,利用DDS激励PLL产生所需信号。设计的信号频率范围为5.02~5.38 GHz,频率步进为1 kHz。重点阐述了系统的硬件实现,包括系统设计方案、主要电路模块设计以及系统测试结果等,并针对实际调试过程中常见的问题给出一些改进的方法。最后的测试结果表明了该频率合成器具有频谱纯、相噪低、杂散抑制能力强等特点,可以满足实际系统需要。     

小数频率合成器介绍

频率合成器是从一个或多个参考频率中产生多种频率的器件,频率合成器在无线通信中有着广泛的应用。本文主要介绍采用最新技术的小数频率合成器以及其相对于整数频率合成器的优点。     

提高锁相频率合成器噪声性能的一种方法

普通单环锁相频率合成器存在鉴相频率提高则输出频率分辨率下降的矛盾，本文提出用输入倍频器提高鉴相频率的方法解决这一矛盾，文中分析了此法对噪声的抑制作用，并给出一组对比实验结果。     

频率合成器技术发展动态

介绍了频率合成器的种类、技术发展动态；分析比较了国内外频率合成器的发展现状，并对我国频率合成器的发展提出了建议。     

时钟3.2GHz直接数字频率合成器的研制

阐述了时钟频率高达3.2 GHz的新型直接数字频率合成器的设计方案,由该方案设计的直接数字频率合成器最高输出频率可达1 500 MHz,并且可以产生线性调频、脉冲步进、调频步进等多种调制信号.通过对该直接数字频率合成器与DDS芯片AD9858进行相位噪声以及杂散进行对比分析,时钟为3.2 GHz的直接数字频率合成器不仅输出带宽得以扩展,其相位噪声在所测试点比AD9858要优10 dB,窄带杂散也较AD9858有很大提高.     

一种L波段的小步进频率合成器

详细分析了直接数字合成(DDS)和锁相环(PLL)的基本原理、特点及相位噪声特性。将DDS与PLL技术结合,取长补短,可以在不降低杂散性能要求的前提下实现小步进的频率合成器。在此基础上提出了一种DDS+PLL+混频的L波段小步进频率合成器的实现方案。根据方案,选择DDS芯片AD9850和PLL芯片ADF4112来搭建电路。给出了试验测试结果。测试结果表明,在L波段实现了相位噪声-94dBc/Hz@1kHz,杂散抑制-60dBc,频率步进1kHz,验证了该方案的可行性。     

锁相环频率合成器相位噪声分析

频率合成器的相位噪声直接影响动目标雷达的改善因子。本文着重对锁相环频率合成器的相位噪声进行了较全面的分析，并对其中各组成部件的相位噪声也做了分析，分析的结果与实际测量结果基本吻合。文中最后提出了改善ＰＬＬ频率合成器相位噪声的办法。     

一种低噪声快速转换频率合成器的设计与实现

介绍了一种低相位噪声、快速转换频率合成器的设计与实现,采用DDS、变带宽、频率预置等多种措施,频率转换时间〈80μs,并对实验结果进行了分析讨论。实验结果表明,该合成器相位噪声具有良好、锁定时间短,适合在超短波电台中应用。     

基于DDS+PLL频率合成器的设计

对比直接数字频率合成技术(DDS)和锁相环频率合成技术(PLL)的优缺点,提出一种DDS与PLL相结合的频率合成器方案。本文给出了以AD9852和ADF4106实现频率合成器的实例,并对该频率合成器的硬件电路进行了简要说明。     

一种X波段频率合成器的设计方案

在非相参雷达测试系统中,频率合成技术是其中的关键技术.针对雷达测试系统的要求,介绍了一种用DDS激励PLL的X波段频率合成器的设计方案。文中给出了主要的硬件选择及具体电路设计,通过对该频率合成器的相位噪声和捕获时间的分析,及对样机性能的测试,结果表明该X波段频率合成器带宽为800 MHz、输出相位噪声优于-80 dBc/Hz@10 kHz、频率分辨率达0.1 MHz,可满足雷达测试系统系统的要求。测试表明,该频率合成器能产生低相噪、高分辨率、高稳定度的X波段信号,具有较好的工程应用价值。     

基于ADF4351的频率合成器设计

首先介绍了锁相环的基本原理,再介绍一个集成VCO的宽带频率合成器芯片ADF4351,并用该芯片设计一个输出为154.8MHz～212.775MHz的频率合成器,实测其相位噪声和杂散指标都能很好满足设计要求,能满足多种通信系统对信号源的需求。     

一种应用于CMMB的双频段低噪声频率合成器

A wide-band frequency synthesizer with low phase noise is presented. The frequency tuning range is from 474 to 858 MHz which is compatible with U-band CMMB application while the S-band frequency is also included. Three VCOs with selectable sub-band are integrated on chip to cover the target frequency range. This PLL is fabricated with 0.35 μ m SiGe BiCMOS technology. The measured result shows that the RMS phase error is less than 1^o and the reference spur is less than –60 dBc. The proposed PLL consumes 20 mA current from a 2.8 V supply. The silicon area occupied without PADs is 1.17 mm².     

A dual-band frequency synthesizer for CMMB application with low phase noise

A wide-band frequency synthesizer with low phase noise is presented.The frequency tuning range is from 474 to 858 MHz which is compatible with U-band CMMB application while the S-band frequency is also included. Three VCOs with selectable sub-band are integrated on chip to cover the target frequency range.This PLL is fabricated with 0.35μm SiGe BiCMOS technology.The measured result shows that the RMS phase error is less than 1°and the reference spur is less than -60 dBc.The proposed PLL consumes 20 mA cu...     

基于DDS的低杂散捷变频合成器设计

为了对抗有源干扰,雷达系统要求频率合成器具有频率捷变功能;同时要求其杂散抑制越高越好,特别是在输出信号带宽较宽的情况下更是如此。受体积和成本的限制,目前的捷变频频率合成器广泛采用基于直接数字合成（DDS）技术的变频方法。本文基于低杂散,对采用DDS的捷变频频率合成器技术进行了研究,并介绍一种采用时钟频率高达3．2GHz的新型DDS集成电路的低杂散捷变频频率合成器的设计与实现方法,设计得到的捷变频频率合成器带宽为250MHz,其杂散抑制指标可满足全频段优于-65dBc。     

一种新颖的星载宽带频率源设计

针对应用于复杂空间环境的宽带接收机的需求,提出了一种新颖的频率源设计方案.采用锁相环(PLL)和倍频电路实现宽带频综,采用直接数字频率合成器(DDS)实现窄带细步进频综.给出了频率源的详细设计思路、实现方法及可靠性设计的相关内容,实测结果表明所设计的频率源各项指标均满足要求.     

一种TD-LTE综测仪中跳频合成器的设计

在众多的TD-LTE组网技术中,跳频是其中的一种,其原理是同一用户采取不同的频率在不同的时刻进行数据传输,对TD-LTE综测仪来说,跳频的核心是能够进行频率快速跳变的本振频率合成器,本文通过分析锁相环的参数对频率切换时间的影响,提出了一种优化频率合成器跳频速度的措施,并应用于具有跳频速度要求的某TD-LTE综测仪的本振设计中,通过在具体项目实施中的实验测试,跳频速度达到16μs,满足TD-LTE组网的设计要求。     

一种应用于GNSS接收机的低噪声和低杂散频率综合器

A low phase noise and low spur phase locked loop （PLL） frequency synthesizer for use in global navigation satellite system （GNSS） receivers is proposed. To get a low spur, the symmetrical structure of the phase frequency detector （PFD） produces four control signals, which can reach the charge pump （CP） simultaneously, and an improved CP is realized to minimize the charge sharing and the charge injection and make the current matched. Additionally, the delay is controllable owing to the programmable PFD, so the dead zone of the CP can be eliminated. The output frequency of the VCO can be adjusted continuously and precisely by using a programmable LC-TANK. The phase noise of the VCO is lowered by using appropriate MOS sizes. The proposed PLL frequency synthesizer is fabricated in a 0.18 μm mixed-signal CMOS process. The measured phase noise at 1 MHz offset from the center frequency is -127.65 dBc/Hz and the reference spur is -73.58 dBc.     

一种先进的N分数锁相环频率合成器

分析了N分数PLL频率合成器，并把 Σ-Δ调制技术应用于频率合成器中，解决了频率分辨率和鉴相器工作频率之间的矛盾，同时大大提高了噪声性能。     

某米波雷达频率综合器的设计与实现

介绍了基于DDS的米波段频率综合器的工作原理,给出了设计方案,并针对DDS固有高阶交调杂散采用了双路参考信号的设计,得到了良好的实验结果。