RTL组合电路描述的Verilog HDL编译器的设计

设计了一个针对ISCAS85／89Benchmark,用于RTL组合电路VerilogHDL描述的编译器,这个编译器可以作为RTL电路测试研究的辅助工具,在对VerilogHDL和RTL描述的特点进行分析的基础上,阐述了该编译器解析VerilogHDL描述、创建功能模块类库和RTL描述转化为无层次分块的门级描述的基本原理,提出了主要问题的解决策略。     

神经元计算芯片的VHDL算法级与RTL级模型的建立及模拟

本文针对神经元计算芯片的指令系统和体系结构，详细讨论了复杂电路的ＶＨＤＬ建模及模拟验证方法，分别给出了该芯片的算法级描述和ＲＴＬ级描述，并用相同的测试台对两级描述进行了模拟，验证了描述的正确性和功能的等价性。     

可综合的Verilog HDL语法现象与硬件实现的对应

讨论了可综合的Ｖｅｒｉｌｏｇ ＨＤＬ（Ｈｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）中的数据类型、运算符、表达式、ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语法现象到硬件逻辑功能部件实现时的映射关系。介绍了一种由Ａｌｗａｙｓ＠（ｃｌｏｃｋ ｅｖｅｎｔ）块和块内的ＣＡＳＥ、ＩＦ－ＥＬＳＥ等语句所组成的描述同步时序电路的程序结构到用硬件实现时的一种模型。     

Verilog HDL与SystemC的语法等效性

针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从VerilogHDL描述的知识产权自动转换到SystemC描述是可行的.     

基于高级综合的RTL综合对象及方法的研究

从处理对象、任务以及实现方案等方面对不同层次上的RTL综合及高级综合全面比较,以此说明RTL综合的对象与方法,同时针对这两个层次的综合实现方案,说明两者间可相互借鉴的技术。最后给出了RTL综合与高级综合的实验结果。     

实现VHDL与Verilog HDL混合编程的一种方法

介绍了一种在Maxplus Ⅱ下实现Verilog HDL语言和VHDL语言混合编程的方法，并进行了比较．以CRC电路为例进行了介绍．在混合编程的指导思想下，可以实现Verilog HDL和VHDL编写的模块．     

使用Verilog语言的数字VLSI设计

自从Verilog语言由Phil Moorby最初发明之后,该语言和它的使用发展得很快。开始时平均设计的大小是一万个门左右,模拟以验证设计是它的主要用途,但是从那时到现在在设计的尺寸方面已惊人地增长。对于大多数的设计而言,来自RTL的自动逻辑合成已经成为标准的设计流程。这种语言确实已经进化,并且被重新标准化。     

基于Verilog HDL语言描述的卷积码编码器的设计

卷积码作为一种性能优良的差错控制编码,在通信系统中有着广泛的应用。本文在介绍卷积码原理和描述方式的基础上,以1/2卷积码为例重点详细阐述了基于Verilog HDL的卷积码的编器的设计。     

Verilog RTL模型

VLSI集成电路芯片测试技术正在向高层次测试推进，针对Verilog硬件描述语言，提出了一种在寄存器传输级（register transfer level,RTL)上的电路模型VRM，该模型着重于实际应用，可输出文本格式文件，便于开发实用的RTL级故障模拟和RTL级测试生成等软件。基于该模型。还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性。     

用Verilog HDL开发生物芯片的探讨

为了降低生物芯片的制作成本，使其能批量生产，可采用一种优秀的硬件描述语言Verilong HDL进行开发．用Verilog HDL开发生物芯片，根据自身的设计思路形式化抽象表示电路的结构和行为能提高电路设计效率、缩短芯片制作周期、降低芯片的制作成本，并为大规模批量生产提供有利的条件，因此用Verilog HDL开发生物芯片具有良好的发展前景．     

EDA技术中的硬件描述语言——Verilog HDL

电子设计自动化 (EDA)的关键技术之一是要求采用形式化方法来描述数字系统的硬件电路 ,VerilogHDL是目前功能最强大的EDA硬件描述语言之一 ,本文在介绍VerilogHDL语法结构的基础上 ,结合电路实例进一步阐述VerilogHDL易学、简洁、灵活、高效的编程风格     

Verilog语言综合问题研究

综合问题是FPGA设计过程中的关键环节,综合的结果就是系统设计的硬件结构,决定了系统的性能.文章通过RTL电路模型来分析代码风格对综合结果的影响,介绍了著名的DC综合器的综合约束模型,为FP-GA设计者提供最佳的综合设计策略.