基于Verilog HDL的信号发生器的设计

旨在研究设计一种可以产生正弦波、方波、三角波和锯齿波等四种波形,且输出波形的幅值、频率可调的信号发生器.在Altera公司的QuartusⅡ工具软件环境下,应用Verilog HDL语言完成了系统的设计,建立的程序工程下载至FPGA器件后,系统实验测试结果达到了预想效果.采用Verilog HDL语言编程来完成整个设计...     

Verilog HDL数字钟电路的设计研究

使用编程软件实现数字钟电路的设计过程,令电路自动实现与时间相关的各项功能,Verilog HDL是一种解释电路行为的编程语言,与C语言具有一定相似性,在数字逻辑电路中多有使用,通过多功能接口实现预期功能,既满足编程建模需要,又能令程序代码具有延展性与兼容性,并可实时完成对功能的修改,使编程过程具有简洁特点,将Veril...     

Verilog HDL语言中的特殊数据类型及其赋值

阐述了Verilog HDL语言中的两种特殊数据类型，并通过示例源程序，归纳总结了对于这两种特殊数据类型的赋值。对Verilog HDL用户具有普遍指导意义。     

基于Verilog HDL的高效状态机设计

用Verilog HDL(硬件描述语言)进行有限状态机电路设计,由于设计方法不同,综合出来的电路结构、速度、面积和时延特性都会有很大的差别,甚至某些臃肿的电路还会产生难以预料的问题。因此,很有必要深入探讨在用Verilog HDL进行有限状态机设计中,如何简化电路结构、优化电路设计的问题。文中根据有限状态机的设计原理,描述了有限状态机设计的几种设计方法,分析了影响状态机设计时延、速度和电路综合面积问题,提出了一种高效状态机设计方法,并给出了基于Veril-og HDL程序综合得到的电路图,验证了方法的正确性。     

基于Verilog HDL语言的CAN总线控制器设计及验证

在此利用Verilog HDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块,然后用Verilog HDL硬件描述语言设计了各个功能模块,并使用Modelsim软件对各个模块的功能进行了仿真,最后使用FPGA芯片对设计的CAN总线控制器验证,并连接了一个包含该FPGA CAN总线控制器的4节点CAN总线网络。测试结果表明所设计的CAN总线控制器能够完成设定的功能。     

基于Verilog HDL的并行序列检测器设计

Verilog HDL是目前世界上应用最广泛硬件描述语言之一,它的最大优点是设计与工艺分离,设计者在电路设计时可以不必过多考虑工艺实现的具体细节,只需根据系统设计要求,实加不同约束条件,即可设计出实际电路。本文应用Verilog HDL硬件描述语言设计并行序列检测器,当输入并行序列连续出现"10010"时输出高电平,并与常见的序列检测器设计方法比较,设计算法完善,包括所有出现的状态,应用Modelsim se6.5 进行功能仿真验证,经过仿真验证,设计正确。     

Verilog HDL语言在FPGA/CPLD开发中的应用

通过设计实例详细介绍了用Verilog HDL语言开发FPGA／CPLD的方法，并通过与其他各种输入方式的比较，显示出使用Verilog HDL语言的优越性。     

基于Verilog HDL设计的交通灯控制系统

Verilog HDL作为一种规范的硬件描述语言，被广泛应用于电路的设计中。他的设计描述可被不同的工具所支持，可用不同器件来实现。利用Verilog HDL语言自顶向下的设计方法设计交通灯控制系统，使其实现道路交通的正常运转，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Xilinx ISE6．02和ModelSim 5．6完成综合、仿真。此程序通过下栽到FPGA芯片后，可应用于实际的交通灯控制系统中。     

基于Verilog HDL的信号处理板卡中双向端口的设计

选用Xilinx的Virtex-4芯片和TI公司C6000的DSP-TMS320C6713,设计一个高速信号(采集)处理板,介绍了其系统构成和各模块的逻辑框图.应用Verilog HDL语言对双向端口进行了描述,同时给出仿真初始化双向端口的方法.     

SVN在Verilog HDL开发过程中的应用

Verilog HDL是最为流行的硬件描述语言之一.在其开发过程中,存在参与人员多,程序变更混乱等问题,因此,选择合适的版本控制工具是很有必要的.通过分析版本控制工具SVN的特性,提出利用SVN版本控制系统对Verilog HDL开发过程进行管理,以达到高效、便捷的目的.应用结果表明,该方法为团队协作编写Verilog HDL提出了一个切实可行的方案,为版本管理提供了可行规范.     

基于Verilog HDL的UART IP的设计

通用异步接收发送器具有可编程性和高度兼容性,在嵌入式系统设计中得到了广泛的应用.介绍了一种利用Verilog HDL语言设计UART核心功能的方法,具体描述了发送、接收、同步FIFO以及波特率发生器模块的设计,最后给出了该核心模块的整体功能仿真和综合结果.结果表明该UART功能正确、稳定、可靠,可以很好地应用于异步通讯中.     

SPI串行总线接口的Verilog实现

集成电路设计越来越向系统级的方向发展，并且越来越强调模块化的设计。SPI（Serial Peripheral Bus）总线是Motorola公司提出的一个同步串行外设接口，容许CPU与各种外围接口器件以串行方式进行通信、交换信息。本文简述了SPI总线的特点，介绍了其4务信号线，SPI串行总线接口的典型应用。重点描述了SPI串行总线接口在一款802．11b芯片中的位置，及该接口作为基带和射频的通讯接口所完成的功能，并给出了用硬件描述语言Verilog HDL实现该接口的部分程序。该实现已经在Modelsim中完成了仿真，并经过了FPGA验证，最后给出了仿真和验证的结果。     

基于Verilog HDL的有限状态机的优化设计

有限状态机（FSM）在数字电路设计中的使用非常广泛,该文研究了有限状态机的优化设计方法。利用FPGA开发软件Quartus II和仿真软件ModelSim-Altera对不同方法所设计的状态机进行综合电路分析以及对仿真波形进行时序分析,找出不同状态机在电路上、仿真中以及稳定性上的优缺点。结果表明,采用两段式（Two-always）和三段式（Three-always）设计的状态机在多方面上都优于用一段式（One-always）所设计的状态机,而且采用三段式所设计的状态机在稳定性上更优于用两段式所设计的状态机。     

PCI桥接IP Core的Verilog HDL实现

PCI总线是目前最为流行的一种局部性总线.通过对PCI总线一些典型功能的分析以及时序的阐述,利用VerilogHDL设计了一个将非PCI功能设备转接到PCI总线上的IP Core.同时,通过在ModelSim SE PLUS 6.0上运行测试程序模块,得到了理想的仿真数据波形,从软件上证明了功能的实现.     

基于Verilog语言的可预置加减计数器的设计

计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实现很多复杂的功能,可以大量减少电路设计的复杂度和工作量。讨论了一种可预置加减计数器的设计,运用Verilog HDL语言设计出了一种同步的可预置加减计数器,该计数器可以根据控制信号分别实现加法计数和减法计数,从给定的预置位开始计数,并给出详细的VerilogHDL源代码。最后,设计出了激励代码对其进行仿真验证,实验结果证明该设计符合功能要求,可以实现预定的功能。     

基于Verilog HDL的DDS设计与仿真

详细阐述利用QuartusⅡ实现DDS(直接数字频率合成器)模块的方法和步骤。首先分析DDS的设计原理,并对其进行系统建模,利用Verilog HDL实现设计并在开发环境下进行功能仿真,选用现场可编程器件FPGA作为目标器件,得到可以重构的IP核,其可以很方便地实现复杂的调频、调相和调幅功能。利用该方法实现的DDS模块具有更广泛的实际意义和更良好的实用性。     

基于VerilogHDL语言的USB收发器设计

文章中用Verilog HDL语言设计了通用串行总线(USB)收发器。其中包括了串行化、位填充、NRZI编码、NRZI解码、反位填充、并行化等功能。整个收发器用Quartus II软件进行了时序仿真。