一种便携式误码测试仪的设计

误码仪是数字通信系统性能测试的重要仪器。设计采用国外专用集成误码测试芯片DS2172、E1接口芯片DS21554和单片机芯片AT89C52联合设计,全部采用高效低功耗芯片,并使用单电源工作,它是一款体积小、重量轻、成本低、便携式的低速率误码测试仪。     

基于DS2172误码测试设备的软硬件设计

误码测试设备采用工控计算机作为设计平台,WINDOWS 2000作为操作系统进行软硬件设计。采用专用误码测试芯片发送/接收测试码,使用大规模集成电路及可编程门阵列FPGA,接口电路包括专用接口和通用接口,其通用数据接口采用多协议接口芯片,能够支持RS422/RS232/V.35等V系列建议接口。采用友好的WINDOWS操作界面,有几十种测试码型,接口类型丰富,不仅能实时显示误码数、误码率和告警等测试结果,还可自动生成测试日志,方便用户对测试结果的输出及分析。     

一种适用于连续突发工作状态下的新型误码测试仪

本文叙述了可在连续、突发两种状态下工作的误码仪新方案，从理论上分析了在收端本地码的产生及误码检测原理，此方案具有跟踪速度快、电路构成简单等优点。     

基于FPGA的高速误码率测试仪的硬件设计

结合FPGA(现场可编程门阵列)应用的实践及对高速误码率测试仪应用的研究,重点介绍了Xilinx公司Virtex-Ⅱ Pro系列FPGA的硬件设计,并叙述了高速误码率测试仪的组成原理,特别对高速误码率测试仪的实际硬件组成方案及PCB(印制电路板)设计时的考虑作了较详细的阐述。对利用FPGA进行高速PCB板设计有一定的指导意义。     

基于DSP的便携式E1线路测试仪的设计

E1传输线路在我国通信网络系统中具有广泛的应用，对其传输性能的分析与检测成为雏持网络正常运行的关键因素。在对比国内外同类产品的基础上，展开研究开发工作。介绍了一种新型的便携式多功能E1测试仪的设计方案，给出了系统的硬件结构及软件设计方法。系统CPU采用TI公司DSP芯片TMS320VC5409，结合CPLD技术，选取高性能E1收发器芯片作为线路检测芯片，实现对E1线路各项物理性能指标及帧结构的检测分析，并具备抖动测试及远程通信功能。系统软件采用TICCS2．0集成开发环境下的C语言和汇编语言混合编程。着重介绍了E1检测电路设计、系统软件流程、E1测试指标的计算，并给出了基于CPLD和DSP的新型数字式线路信号抖动测试方法。     

基于FPGA的突发误码测试仪的设计

传统误码测试仪通过统计误码比特数,采用长期平均误码率为指标,这在分析评估频繁突发误码信道性能时有一定局限性.文章提出了一种基于FPGA的突发误码测试仪设计方案,将突发误码持续时间、误码间隔时间及突发误码起止时刻作为性能评价指标,给出了误码持续长度检测的仿真结果,指出了位同步和序列同步是设计的关键.     

基于FPGA的2M误码测试仪设计

根据2M误码测试仪的系统整体功能要求．给出了基于FPGA的2M误码测试仪的系统硬件架构和核心控制器FPGA内核的设计框架。重点介绍了系统硬件结构中E1接口的设计方法和软件中的系统时钟模块、测试序列发生模块、位同步信号提取模块和帧同步信号检测模块的FPGA设计方法。同时以Ahera的QuartusⅡ软件为开发平台,给出了部分模块的仿真波形图。     

一种多功能误码测试仪的设计

介绍一种适合于接口速率分别为512kb/s(B口),16kb/s(G口),1.2kb/s(S口).相应码型分别为AMI码、CDP码及RS—422两线平衡输出、差分接收数字通信网系统使用的误码测试仪的设计、功能及特点。可供从事这方面工作的工程技术人员参考。     

一种基于FPGA的高速误码测试仪的设计

误码测试仪是检测通信系统可靠性的重要设备。传统的误码测试仪基于CPLD和CPU协同工作,不仅结构复杂,价格昂贵,而且不方便携带。基于FPGA的高速误码测试仪,采用FPGA来完成控制和测试模块的一体化设计,提高了系统功能扩展性和系统的集成度,使得各个功能模块在不改动硬件电路的情况下可以相应变化。在发送端发送m序列作为测试数据,其测试速率最高可达到155 Mb/s。由于将物理层上的各协议层的功能集中到FPGA内部实现,减少了硬件和软件的设计复杂度,并且缩短了系统的开发的周期,具有可升级的特点。     

基于误码率反馈的自动色散补偿

对40Gbit／s光通信系统的色散容限、Q值和误码率(BER)之间的关系进行了讨论,同时提出了一种基于误码率反馈的色散补偿技术。     

简化振动模型下空间光通信系统误码率分析

在空间光通信系统中,由于卫星振动将对系统的误码率产生影响,在探讨振动对误码率影响问题时,应分析不同振动类型的影响问题.侧重分析了正弦振动,并分别对方波、三角波、锯齿波型振动进行了分析.结果表明,对于正弦振动,当振动持续时间为整周期时,误码率仅为振幅的函数,此时误码率随振幅的增加迅速上升,而与振动频率无关;当振动持续时间为非整周期时,误码率随时间的增加而起伏,误码率的改变越来越小,且趋于仅与振幅有关的常数.其它类型的振动也有类似的结果.     

双非对称Mach-Zehnder干涉仪量子密钥分发系统误码率的研究

对双非对称Mach-Zehnder干涉仪量子密钥分发系统的误码率做了系统的理论分析.详细分析了两Mach-Zehnder干涉仪臂长的不对称性、光纤的双折射以及环境温度等因素对误码率的影响,并导出了定量的数学表达式.研究结果表明,两个Mach-Zehnder干涉仪臂长的不对称引起的误码率服从高斯分布;由光纤双折射引起光脉冲干涉时偏振方向不一致引起的误码率服从正弦分布;干涉仪中的温度变化对误码产生极大的影响.     

基于FPGA的E3误码仪的设计与应用

设计了基于FPGA的E3速率等级的误码仪(E3-BER),由伪随机码产生模块、两路信号比较模块、计数模块和显示模块4部分构成,分别用E3-BER和SDH分析仪(ANT-5)测试了基于FPGA的SDH E3复用/解复用系统,在相同的测量时间内(1星期),误码均为0.测试结果间接验证了设计的正确性.     

最低误码率非线性均衡器的快速自适应学习算法

针对最低误码率非线性均衡器的参数在线自适应学习问题,本文提出基于拟牛顿方法的快速自适应学习算法。采用Parzen窗函数方法估计误码率,通过设定切换条件,使参数学习在滑窗随机梯度法与滑窗拟牛顿法之间切换。这既增加了新算法的数值稳定性,又可提高收敛速度。通过对拟牛顿方法进行修改,还使新算法既可以在线自适应学习,也可用于高维参数的快速学习。仿真采用最低误码率非线性均衡器对通信系统进行干扰抑制和信道均衡,结果表明了新算法的高效性。     

一种基于FPGA的新型误码仪设计

本文设计主要分为误码仪硬件电路的设计和FPGA内部功能的软件设计两个部分,硬件设计主要是FPGA的外围电路设计,RS232电路设计,E2PROM电路设计以及按键和指示灯等;软件设计主要是实现了传输速率在1～24 MHz内8种速率可调、29-1位、215-1位、223-1位3种序列长度的伪随机码码型可选、可手动发送误码、误码检测以及FPGA片外资源总体控制等误码仪主要功能.     

极低误码下的误码率估计问题

在极低误码率的情况下由于测得的误码点很少，由实测的点来直接估计误码率这一方法变得不可靠。本文提出一种方法，通过牺牲测量值的精度来换取结果的可靠性，即用误码率的上界来描述误码特性。本文还给出了误码率的上界、实际测量得到了误码点数和表示误码率上界可靠性的门限值之间的定量关系。