抗辐射SOI器件栅氧可靠性研究

对抗辐射SOI器件栅氧可靠性进行研究,比较了体硅器件、SOI器件、抗总剂量加固SOI器件的栅氧可靠性,发现SOI材料片的制备与抗总剂量加固过程中的离子注入工艺都会对顶层硅膜造成影响,进而影响栅氧可靠性。最后通过恒压应力法表征栅氧介质随时间击穿(TDDB)的可靠性,结果显示抗总剂量辐射加固工艺的12.5 nm栅氧在125℃高温5.5 V工作电压下TDDB寿命达到14.65年,满足SOI抗总剂量辐射加固工艺对栅氧可靠性的需求。     

超高总剂量辐射下SOI MOS器件特性研究

在超高总剂量辐射下,界面电荷的改变对MOS器件的阈值电压影响将越来越显著,甚至会引起NMOS的阈值电压增加,即所谓的“反弹”现象。文章研究的SOI NMOS的阈值电压并没有出现文献中所述的“反弹”,原因可能和具体的工艺有关。另外,通过工艺器件仿真和辐射试验验证,SOI器件在超高总剂量辐射后的漏电不仅仅来自于闽值电压漂移所导致的背栅甚至前栅的漏电流,而是主要来自于前栅的界面态的影响。这样,单纯的对埋层SiO2进行加固来减少总剂量辐射后埋层SiO2中的陷阱正电荷,并不能有效提高SOI MOS器件的抗超高总剂量辐射性能。     

Si-栅MOSFET抗总剂量加固技术

ＭＯＳＦＥＴ总剂量加固强烈依赖于工艺技术,对干氧方式下不同条件制备的ＮＭＯＳ,ＰＭＯＳ管,分析其辐照响应,并借用亚阈值Ｉ－Ｖ技术分离氧化物陷阱电荷和界面陷阱对阈值电压漂移的贡献,得出较佳的干氧抗总剂量加固工艺条件。     

高压SOI pLDMOS总剂量辐射致BV退化研究

对高压SOI pLDMOS器件总剂量辐射效应进行了研究。分析了不同偏置条件下器件击穿电压的退化机理,并使用TCAD在不同氧化层界面引入固定陷阱电荷,仿真了电离辐射总剂量效应。结果表明,总剂量辐射在FOX和BOX引入辐射陷阱电荷Q_BOX和Q_FOX。Q_FOX增加了漏极附近横向电场,降低了埋氧层电场,使击穿位置由体内转到表面,导致击穿电压退化。Q_BOX降低了埋氧层电场,降低了埋氧层压降,导致击穿电压退化。     

环栅CMOS/SOI的X射线总剂量辐射效应研究

采用硅离子注入工艺对注氧隔离(SIMOX)绝缘体上硅(SOI)材料作出改性,分别在改性材料和标准SIMOXSOI材料上制作部分耗尽环型栅CMOS/SOI器件,并采用10keVX射线对其进行了总剂量辐照试验。实验表明,同样的辐射总剂量条件下,采用改性材料制作的器件与标准SIMOX材料制作的器件相比,阈值电压漂移小得多,亚阈漏电也得到明显改善,说明改性SIMOXSOI材料具有优越的抗总剂量辐射能力。     

铝栅体硅CMOS器件总剂量加固的工艺技术

本文拟讨论辐射加固的铝栅体硅CMOS集成电路的工艺优化和设计。文中描述了加固的基本考虑,部分工艺试验,辐照结果和工艺筛选结果及例行试验结果。一个较全面的方案,是要评价工艺参数对CMOS电路加固性能的影响,以建立一个有依据的辐射加固工艺。这里集中探讨改进的场氧工艺、栅氧工艺、版图设计和蒸铝工艺。研究所获得的优化加固工艺使器件的总剂量加固水平高于1×10~4Gy(Si)。文中评价了采用此加固工艺的器件成品率,并通过例行试验证明了器件的可靠性。     

电离总剂量辐射加固SRAM设计

在空间和核辐射环境下,电离总剂量辐射(TID)效应严重影响采用商用CMOS工艺的SRAM的可靠性和寿命.针对SRAM,设计了四种TID加固的存储单元,分析对比了四个加固单元对TID,单粒子闩锁、单粒子翻转三种SRAM中常见辐射效应的抵御水平以及加固单元的面积和速度.加固SRAM单元的抗TID水平得到极大提高,同时,抗单粒子效应水平、面积、速度也达到一定的要求.这些单元可用于实现基于商用CMOS工艺并具有高抗辐射性能的SRAM.     

抗辐射高压SOI埋氧总剂量效应研究

研究了抗辐射高压SOI埋氧总剂量加固技术,发现在总剂量辐射条件下不同埋氧加固工艺背栅阈值变化的情况。通过增加埋氧加固技术可以有效地抑制总剂量辐射环境下对高压器件的调制效应。     

抗辐射高压SOI NMOS器件的背栅效应研究

通过对高压SOI NMOS器件进行总剂量辐照试验发现,辐照后器件埋氧化层中引入了大量的氧化层陷阱电荷,使得器件背栅发生反型,在较高漏极工作电压下,漏极耗尽区与反型界面相连,使得源漏发生穿通,导致器件漏电。通过原理分析提出了增加顶层硅膜厚度的优化措施,证明在顶层硅膜较薄的情况下,SOI NMOS器件容易发生总剂量辐照后背栅漏电,厚顶层硅器件特性受背栅辐照效应的影响则显著降低直至消失。     

总剂量辐射对0.5μm部分耗尽SOI CMOS器件的影响

介绍了基于SIMOX SOI晶圆的0.5μm PD SOI CMOS器件的抗总剂量辐射性能。通过CMOS晶体管的阈值电压漂移,泄漏电流和32位DSP电路静态电流随总剂量辐射从0增加到500 krad(Si)的变化来表现该工艺技术的抗电离总剂量辐射能力。对于H型(无场区边缘)NMOS晶体管,前栅阈值电压漂移小于0.1 V;对于H型PMOS晶体管,前栅阈值电压漂移小于0.15 V;未发现由辐射引起的显著漏电。32位DSP电路在500 krad(Si)范围内,静态电流小于1 m A。通过实验数据表明,在较高剂量辐射条件下,利用该工艺制造的ASIC电路拥有良好的抗总剂量辐射性能。     

超薄氧化层制备及其可靠性研究

文章简述了超薄氧化层SiO2,的击穿机理,采用了恒定电流法表征超薄氧化层TDDB效应,并研究了清洗方法,氧化温度,氧化方式等工艺因素对超薄氧化层的可靠性影响.实验表明,在850℃、900℃等高温条件下,可通过干氧N/O分压的方法制备厚度4nm~5nm、均一性小于2.0%超薄氧化层;RCA清洗工艺过程中,APM中的NH3...     

栅氧化层制程对IC产品可靠性的影响

栅氧化层变薄的趋势使得栅氧化层制程对IC产品可靠性的影响成为业界关注的焦点之一。在0.18μm工艺的基础上,针对6V器件对应的氧化层,设计了两种不同的栅氧化层生长方式,并对这两种方法生长的栅氧化层进行了电压扫描的可靠性测试验证,并结合失效分析的结果对氧化层质量进行了分析。实验结果表明,将湿氧法(WGO)与高温氧化物沉积(HTO)工艺相结合,极大地提高了栅氧化层厚度的均匀性,增强了产品可靠性。     

先进CMOS工艺栅极氧化膜的硅片级可靠性评价

可靠性评价的结果可直接关系到一个工艺是否能投入实际生产,也可反应出工艺中存在的问题.随着工艺更新速度的加快,硅片级可靠性(WLR)测试应运而生,其核心任务就是快速有效地评价工艺的可靠性,并对工艺进行监控.本文介绍了CMOS器件栅极氧化膜的硅片级可靠性快速评价方法以及失效机理,并给出了0.18μm CMOS工艺硅片级可靠性评价的最新研究亮点.     

0.1μm SOI槽栅pMOS器件特性

制造了栅长0.1μm,栅氧厚度5.6nm,栅槽180nm的SOI槽栅pMOSFET.给出了器件的转移特性和输出特性.在Vds=-1.5V时,其饱和漏电流为380μA,关态泄漏电流为1.9nA;在Vds=-0.1V下的亚阈值斜率为115mV/dec,DIBL因子为70.7mV/V.实验结果表明,0.1μm SOI槽栅pMOSFET比同尺寸体硅槽栅pMOSFET拥有更好的电流驱动能力和亚阈值特性.     

金属栅薄膜全耗尽器件研究

实验并研究了采用金属栅工艺的全耗尽SOI MOS器件.采用LDD结构,以减小热载流子效应,防止漏击穿;采用突起的源漏区,以增加源漏区的厚度,并减小源漏区的串联电阻,以增强器件的电流驱动能力,降低寄生电阻,减小静态功耗.研究并分析了硅膜厚度对阈值电压和阈值电压漂移的影响,以及对本征栅电容和静态功耗的影响.与采用常规工艺的器件相比,提高了输出驱动电流,改善了器件的亚阈值特性,特别是在沟道掺杂浓度比较低的情况下,能得到非常合适的阈值电压.     

异质栅单Halo沟道SOI中隐埋层对器件特性的影响

研究异质栅单Halo沟道SOI MOS器件的隐埋层中二维效应对器件特性,如电势分布、阈值电压等的影响,仿真结果表明,隐埋层中的二维效应会引起更明显的SCE及DIBL效应.在考虑隐埋层二维效应的基础上,提出了一个新的二维阈值电压模型,能较好地吻合二维器件数值模拟软件Medici的仿真结果.     

高温氧化对SiC MOS器件栅氧可靠性的影响

SiC金属氧化物半导体(MOS)器件中SiO2栅氧化层的可靠性直接影响器件的功能.为了开发高可靠性的栅氧化层,将n型4H-SiC (0001)外延片分别在1 200,1 250,1 350,1 450和1 550℃5种温度下进行高温干氧氧化实验来制备SiO2栅氧化层.在室温下,对SiC MOS电容样品的栅氧化层进行零时击穿(TZDB)和与时间有关的击穿(TDDB)测试,并对不同干氧氧化温度处理下的栅氧化层样品分别进行了可靠性分析.结果发现,在1 250℃下进行高温干氧氧化时所得的击穿场强和击穿电荷最大,分别为11.21 MV/cm和5.5×10-4 C/cm2,势垒高度(2.43 eV)最接近理论值.当温度高于1 250℃时生成的SiO2栅氧化层的可靠性随之降低.     

Impact of SOI thickness on device performance and gate oxide reliability of Ni fully silicide metal-gate strained SOI MOSFET

This study investigates the effects of oxide traps induced by SOI of various thicknesses (T_SOI = 50, 70 and 90 nm) on the device performance and gate oxide TDDB reliability of Ni fully silicide metal-gate strained SOI MOSFETs capped with different stressed SiN contact-etch-stop-layer (CESL). The effects of different stress CESLs on the gate leakage currents of the SOI MOSFET devices are also investigated. For devices with high stress (either tensile or compressive) CESL, thinner T_SOI devices have a smaller net remaining stress in gate oxide film than thicker T_SOI devices, and thus possess a smaller bulk oxide trap (N_BOT) and reveal a superior gate oxide reliability. On the other hand, the thicker T_SOI devices show a superior driving capability, but it reveals an inferior gate oxide reliability as well as a larger gate leakage current. From low frequency noise (LFN) analysis, we found that thicker T_SOI device has a higher bulk oxide trap (N_BOT) density, which is induced by larger strain in the gate oxide film and is mainly responsible for the inferior gate oxide reliability. Presumably, the gate oxide film is bended up and down for the p- and nMOSFETs, respectively, by the net stress in thicker T_SOI devices in this CESL strain technology. In addition, the bending extent of gate oxide film of nMOSFETs is larger than that of pMOSFETs due to the larger net stress in gate oxide film resulting from additional compressive stress of shallow trench isolation (STI) pressed on SOI. Therefore, an appropriate SOI thickness design is the key factor to achieve superior device performance and reliability.     

异质栅非对称Halo SOI MOSFET

为了抑制异质栅SOI MOSFET的漏致势垒降低效应，在沟道源端一侧引入了高掺杂Halo结构．通过求解二维电势Poisson方程，为新结构器件建立了全耗尽条件下表面势和阈值电压解析模型，并对其性能改进情况进行了研究．结果表明，新结构器件比传统的异质栅SOI MOSFETs能更有效地抑制漏致势垒降低效应，并进一步提高载流子输运效率．新结构器件的漏致势垒降低效应随着Halo区掺杂浓度的增加而减弱，但随Halo区长度非单调变化．解析模型与数值模拟软件MEDICI所得结果高度吻合．