基于GGNMOS的ESD建模与仿真技术研究

随着微电子加工工艺技术的发展,集成电路对静电越来越敏感。设计合理有效的静电放电(ESD)保护器件显得日趋重要。传统的"手动计算+流片验证"的设计方法费时耗力。该文基于栅极接地的NMOS(GGNMOS)器件,以Sentaurus为仿真平台,建立器件模型,根据ESD防护能力的需求,计算出GGNMOS的设计参数,设计出防护指标达到人体模型(HBM)4.5kV的管子。结果表明,该方法简单有效,能缩短设计周期,是防护器件设计的一种优秀方法。     

深亚微米大容量PROM芯片ESD保护技术

从全芯片角度出发,采用多电源ESD架构和全芯片ESD设计,对整颗芯片提供全方位的ESD保护,介绍了基于0.18μm CMOS工艺设计的大容量PROM芯片的ESD设计技术。同时,通过对高压编程引脚的ESD加固设计,提高了芯片的整体抗ESD能力。最终产品ESD测试满足项目要求。     

多电源混合电压SoC的全芯片ESD设计实例

SoC是含有微处理器、外围电路等的超大规模集成电路,具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,SoC的ESD设计成为设计师面临的一个新的设计挑战。文章详细介绍了一个复杂的多电源、混合电压专用SoC芯片的全芯片ESD设计方案,并结合电路特点仔细分析了SoC芯片ESD设计的难点,提出了先工艺、再器件、再电路三个层次的分析思路,并将芯片ESD总体解决方案中的关键设计重点进行了逐一分析,最后给出了全芯片ESD防护架构的示意图。该SoC芯片基于0.35μm 2P4M Polycide混合信号CMOS工艺流片,采用文中提出的全芯片ESD防护架构,使该芯片的HBM ESD等级达到了4kV。     

功率快恢复二极管反偏ESD机理分析

功率半导体器件静电放电(ESD)的可靠性在应用中至关重要,其抗ESD的机理需深入研究。采用一种符合GB/T 17626.2标准的简明分段线性电流源,对功率快恢复二极管(FRD)反偏ESD过程进行仿真计算。基于器件外端电压波形经历过冲、负阻和振荡以及平缓发展三个阶段,分析了器件内部相应的一系列复杂变化。结果表明:器件内部的"过耗尽"、雪崩注入、载流子及电场分布涨落等变化,最终导致电流在pn结拐角处形成局部集中。最后,分析了器件结构参数对抗ESD能力的影响。     

山东省首款“高安全性双界面智能卡芯片”问世

日前,首款由集成电路芯片设计与产业化专家闵吴博士领导的山东省本地化团队研发的拥有自主知识产权的“高安全性双界面智能卡芯片”通过测试进入量产阶段。产品型号“HY1208／1216安全芯片”,该产品达到国际领先水平。     

Sarnoff推出面向ESD优化的设计产品

Sarnoff Europe最近推出了两款产品TakeCharge设计套件及ESDdoctor，均面向无晶圆厂芯片设计中的静电放电优化。     

基于人体起电实验外推超低电压研究

随着电子工业技术的飞速发展,电子产品静电放电(electrostatic discharge,ESD)敏感度电压已经低于人体模型(human body model,HBM)电压50 V,然而现有防静电工作区(electrostatic discharge protected area,EPA)配置要求标准只是针对于ES...     

GaAs低噪声放大器的抗静电设计

基于提升GaAs低噪声放大器(LNA)的抗静电(ESD)能力的需求,且实现器件小型化轻量化,设计了一种S波段GaAs低噪声放大器的ESD防护电路,该电路利用1/4波长线的微波特性,通过1/4波长微带线并联在GaAs芯片的输入输出端,瞬态二极管(TVS)并联在芯片的电源端,不改变器件原有封装尺寸的条件下构成保护结构.基于ESD人体模型,运用静电模拟仪器对低噪声放大器进行了模拟试验,并对其性能进行了测试.结果表明,在6.5 mm×6.5 mm×2.4 mm的封装尺寸下,器件的抗静电能力从250 V提高到了1 000 V,在频率为2.6～3.7 GHz,带内增益大于25 dB,增益平坦度小于-±0.5 dB,噪声系数小于1.5 dB,满足高可靠领域应用的要求.     

基于130 nm SOI工艺数字ASIC ESD防护设计

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考.     

Design and Analysis of On-Chip ESD Protection Circuit with Very Low Input Capacitance for High-Precision Analog Applications

An ESD protection design is proposed to solve the ESD protection challenge to the analog pins for high-frequency or current-mode applications. By including an efficient power-rails clamp circuit into the analog I/O pin, the device dimension (W/L) of ESD clamp device connected to the I/O pad in the analog ESD protection circuit can be reduced to only 50/0.5 (m/m) in a 0.35-m silicided CMOS process, but it can sustain the human-body-model (machine-model) ESD level of up to 6 kV (400 V). With such a smaller device dimension, the input capacitance of this analog ESD protection circuit can be significantly reduced to only 1.0 pF (including the bond pad capacitance) for high-frequency applications. A design model to find the optimized layout dimensions and spacings on the input ESD clamp devices has been also developed to keep the total input capacitance almost constant (within 1% variation), even if the analog input signal has a dynamic range of 1 V.     

光电隔离开关抗静电放电试验失效原因分析

在抗静电放电（ESD）试验后通常会使用I-V特性扫描对器件是否失效进行判断。但对有些特殊电路而言,使用这种I-V特性扫描可能对电路造成电应力损伤,导致对电路是否满足ESD试验能力做出错误的判断。文章主要以光电隔离开关为例,分析了造成这种现象的原因,并提出在进行该类光电器件的ESD试验过程中不进行端口I-V特性扫描,以避免由此带来的额外损伤。     

KAI-02150的CCD模拟前端采集电路设计

针对Kodak公司生产的CCD图像传感器KAI-02150,设计了双通道模拟前端采集电路。给出了电路的结构组成,根据KAI-02150的驱动和输出参数要求设计了各个模块的具体电路。通过SPI接口对AD9920A的寄存器进行配置,可以满足多种工作模式切换的需要。与传统的CCD模拟前端采集方案相比,文中的设计更加灵活简单、稳定可靠。测试表明,设计的输出驱动时钟满足KAI-02150的输入要求,可以驱动CCD输出模拟信号,并完成相关双采样和A/D转换得到数字视频信号。     

无源UHF RFID电子标签模拟前端设计

提出了一种符合ISO/IEC 18000-6B标准的高性能无源UHF RFID电子标签模拟前端,在915MHz ISM频带下工作时其电流小于8μA.该模拟前端除天线外无外接元器件,通过肖特基二极管整流器从射频电磁场接收能量.该RFID模拟前端包括本地振荡器、时钟产生电路、复位电路、匹配网络和反向散射电路、整流器、稳压器以及AM解调器等.该芯片采用支持肖特基二极管和EEPROM的Chartered 0.35μm 2P4M CMOS工艺进行流片,读取距离大于3m,芯片面积为300μm×720μm.     

无源UHF RFID电子标签模拟前端设计

提出了一种符合ISO/IEC 18000-6B标准的高性能无源UHF RFID电子标签模拟前端,在915MHz ISM频带下工作时其电流小于8μA.该模拟前端除天线外无外接元器件,通过肖特基二极管整流器从射频电磁场接收能量.该RFID模拟前端包括本地振荡器、时钟产生电路、复位电路、匹配网络和反向散射电路、整流器、稳压器以及AM解调器等.该芯片采用支持肖特基二极管和EEPROM的Chartered 0.35μm 2P4M CMOS工艺进行流片,读取距离大于3m,芯片面积为300μm×720μm.     

CCD成像系统中模拟前端噪声的研究

为了提高CCD成像电子学系统的信噪比,设计了3种模拟前端电路,借助Orcad软件对它们的输出波形进行比较,分析电路结构与噪声产生机理的关系,从理论上比较3种电路结构的噪声水平。然后采用三线阵CCD探测器KLI8023和视频处理器TDA9965在硬件上实现3路模拟前端的电路设计,并通过X64-LVDS采集卡分别将3路图像信息显示在终端机上。每个像元成像50次,统计这50次的均方差（噪声）和信噪比,通过拟合曲线比较三路模拟前端的噪声水平和信噪比。在相同光照条件下,第1路的信噪比达到750dB,第3路只有600dB,验证了理论分析的结果,讨论不同像元频率、带宽与信噪比的关系,为今后的成像系统电路设计提供参考和实验依据。     

高频雷达模拟前端与天线的匹配问题研究

针对模拟前端设计过程中,模拟前端与天线的匹配问题,文章分析了天线的各性能参数对于增益可调模拟前端的噪声系数、灵敏度、动态范围等技术指标的影响,得出了模拟前端的噪声系数和输出三阶截点的具体表达式,为模拟前端的设计提供了理论依据。     

影响ESD荷电器件模型放电电流的关键参数研究

静电放电峰值电流是基于荷电器件放电模型的放电测试装置中波形验证的关键指标.针对影响放电峰值电流的几个因素:测试探针长度、直径、形状和充电盘绝缘介电层的厚度,研究了这些参数变化对放电峰值电流的影响规律.根据研究结果可调整相应参数,保证荷电器件放电模型的测试装置符合测试标准.基于LRC放电电路的等效模型,实验结果给出了到满意的定量或定性解释.