浅谈嵌入式处理器体系结构

嵌入式系统一般指非PC系统，它包括硬件和软件两部分。其中嵌入式处理器是嵌入式系统硬件的核心。详细介绍了流行的嵌入式处理器体系结构及性能，分析了嵌入式处理器对嵌入式系统性能的影响及发展趋势。     

嵌入式处理器嵌入式系统的心脏

一、嵌入式处理器分类与现状 嵌入式系统的核心部件是各种类型的嵌入式处理器,据不完全统计,目前全世界嵌入式处理器的品种总量已经超过1000多种,流行体系结构有30几个系列,其中8051体系的占有多半。生产8051单片机的半导体厂家有20多个,共350多种衍生产品,仅Philips就有近100种。现在     

ARM嵌入式处理器与嵌入式系统

本刊最近对全国大学生电子设计竞赛“嵌入式系统”专题竞赛进行了报道,引起了一些读者的兴趣,但很多读者不了解Strong ARM到底是怎么回事,本刊特邀请《单片机与嵌入式系统应用》杂志编委马忠梅老师就ARM嵌入式处理器与嵌入式系统的情况做一介绍。     

基于嵌入式处理器和液晶显示模块设计

本文主要介绍了基于ARM7TDMI内核的嵌入式处理器和SG12864液晶显示模块的IP智能电话显示系统的设计.其设计思路和软硬件实现方式也可为其他基于ARM和液晶模块的设计所参考.     

嵌入式处理器ARM技术及芯片

ARM技术方兴未艾 ARM(Advanced RISC Machines)公司从1991年推出第一种嵌入式RISC内核ARM6开始至今,经过十年多坚持不懈的打造,ARM已成为世界领先的嵌入式RISC处理器知识产权(IP)提供商。ARM公司是一个概念创新的公司,它首先提出知识产权公开出售授     

嵌入式以太网处理器

当一台设备具有网络智能时,人们可以在任何时间、地点,使用任何平台,对设备进行监视、控制、诊断、测试或者配置。 RDC的网络处理器,高速度、高集成度、低功耗、低价格,是设备网络化的强劲心脏和理想解决方案。它能够将一个独立、低成本的以太网口和TCP/IP协议相嵌在设备中,从而使设备具有网络智能:从普通的自动调温器、烟尘探测器,到智能家居;从可联网的门禁、一卡通系统,到远程数据采集设备,或     

嵌入式处理器的浮点乘法器设计

利用阵列乘法器中的压缩部分积的思想,通过对传统的串行执行乘法器的改造,提出了一种带压缩器的串行执行浮点乘法器,分析了具有不同压缩模块结构的乘法器的性能.实验表明,该乘法器可以有效地提高传统的串行乘法器的性能,而面积要小于阵列乘法器.     

基于单片处理器的嵌入式系统设计

介绍S3C4510B型处理器的结构和功能，并以采用S3C4510B型处理器的模拟屏控制器的设计为例，详细介绍嵌入式系统的设计。     

嵌入式处理器市场决战未来

黎庆生先生,美普思科技(上海)有限公司中国区总代表。黎庆生先生曾在网络公司凯创、汽车电子公司Delco Electronics、i-Sprint Innovation PL、Netro Corporation(现在是SR Telecom的一部分)、Computervision Asia、MIPS Computer Systems、Sun Microsystems和GE Calma中国区、香港和新加坡等地担任高级管理职位。黎庆生先生拥有20多年在整个亚太地区半导体、系统和通信方面丰富的行业经验,他在销售、市场和管理方面的经验,以及他对中国文化的深刻理解及商业实践有助于他就任中国区总代表的职位。     

嵌入式开发需要的不仅仅是处理器

嵌入式系统工程师们在花大量时间试图找到最适合应用的完美器件。然而令他们失望的是,现有器件总是缺少其他器件所具备的一项或多项重要功能,因而在设计时总是要权衡利弊而无法实现完美。绝大多数情况下,完美器件只是一个梦想。     

基于北大众志-863 CPU系统芯片的多级TLB性能研究

通用微处理器是现代信息产业中的核心技术之一,它可以广泛应用到国民经济的方方面面.本文针对超深亚微米通用微处理器中的多级TLB设计开展研究.通过踪迹驱动仿真,对不同的TLB架构进行了大量的分析比较,在分析了失效率、尺寸和设计复杂度等因素后,进一步参考北大众志863系统芯片的实际运行技术参数,引入到仿真结果中进行了实际性能分析和计算,得出了指导性的结论.对于性能相近的同类微处理器设计也具有较好的借鉴意义.     

基于ARM7TDMI的TLB组织结构及存储保护设计

基于ARM7TMDI嵌入式处理器内核设计了一种兼容ARM720T存储管理机制的转换后备缓冲器(TLB)组织结构,建立了TLB的Verilog仿真模型,设计了相对应的存储保护模块.该TLB采用64页表项全关联结构,同时支持多种页转换方式和页表项命中控制,并且通过复用设计节省了硬件资源.通过整合TLB、存储保护模块和ARM7TMDI的仿真模型,采用VCS仿真软件进行仿真验证,结果证实了设计的有效性和正确性.     

嵌入式处理器中写缓冲电路的设计

为了减少CPU对主存进行写操作时的等待时间,提高嵌入式系统的整体效率,设计了一款含有8个数据缓冲槽和4个地址缓冲槽的写缓冲。该写缓冲采用特殊的移位控制电路和附加的标志位,实现数据、地址的自动移位和映射功能。利用HSIM仿真工具对电路进行了仿真和验证,结果表明,该写缓冲能正确快速地实现数据与地址的先进先出(FIFO)功能,有效地减少了CPU的等待时间,提高了系统的整体效率。     

适用于嵌入式应用的多线程顶点处理器设计

针对嵌入式应用中三维图形渲染的要求,设计了一款可编程的多线程顶点处理器.该顶点处理器采用单指令多数据结构,一条指令能够同时处理4个单精度浮点数,并采用多线程技术,支持4个线程并发执行,能够有效地减少发生数据写读冲突时的停顿周期数,提高了处理效率.相对于单线程结构,4线程顶点处理器在较小的硬件开销下,可以实现2.1～2.8倍的性能提升.该顶点处理器支持OpenGL ES 1.1和Vertex Shader Model 1.1,在90nm CMOS工艺库下可实现频率为200MHz,性能为50Mvertices/s.     

嵌入式处理器电源设计指南

随着小尺寸硅工艺技术的不断进步,工作电压越来越小,这一点在微处理器方面尤其显著。处理器内核的工作电压现在可低至1.2V,并迅速向0.8V发展。这给设计人员带来了一个挑战,即如何以最有效的方式为这些部件供电。传统的线性稳压器为低压器件供电的方法,可能在大多数情况下不再可行。对于这些应用而言,     

一种适用于通用CPU的高命中率、低功耗TLB

为了提高 CPU的速度和更有效的管理物理内存 ,一般都采用转换查找缓冲器 (TLB)将虚拟地址转换为物理地址。文中介绍一种适用于 3 2位通用 CPU的 TLB结构。这种 TLB采用组相联映射、两种页粒度结构 ,采用静态存储结构作为其基本存储单元 ,同时应用了静态存储单元的低功耗设计来降低 TLB的功耗。     

无线通信专用嵌入式处理器的设计与实现

多模基带处理器芯片的设计已成为研究的热点。文章结合无线通信处理算法的特点．利用指令级加速技术，设计了一种基于无线通信中复数运算的16位嵌入式处理器核。利用它可以通过灵活的配置软件完成基带处理中绝大部分的复数相关运算和控制功能。经实际流片测试，该处理器核具有面积小、功耗低的特点．可用于多模无线通信基带处理器的设计。     

Application Specific Processor Design for H.264 Decoder with a Configurable Embedded Processor

An application specific processor for an H.264 decoder with a configurable embedded processor is designed in this research. The motion compensation, inverse integer transform, inverse quantization, and entropy decoding algorithm of H.264 decoder software are optimized. We improved the performance of the processor with instruction‐level hardware optimization, which is tailored to configurable embedded processor architecture. The optimized instructions for video processing can be used in other video compression standards such as MPEG 1, 2, and 4. A significant performance improvement is achieved with high flexibility. Experimental results show that we could achieve 300% performance for the H.264 baseline profile level 2 decoder.     

基于DSP处理器的嵌入式以太网设计

介绍一种利用DSP微处理器实现嵌入式以太网接入的方法,将分组信号处理和以太网接入技术集成到同一个系统中,实现分组信号在以太网上的传输。     

一种并行指令Cache的设计与实现

为提高通用微处理器的执行效率,研究了高性能指令Cache的体系结构和设计方法。设计了高速并行指令Cache的系统架构,将Cache体访问与线形地址到物理地址的地址转换并行操作,成功实现一个时钟周期内完成地址转换和指令读出的设计目标。详细设计了Cache体和TLB的逻辑结构,并对相关设计参数进行了精心规划,并在设计中采用了奇偶校验逻辑增加了芯片的可靠性。此结构应用于JX微处理器流片成功,并工作可靠正确。