一种用于时钟产生的低功耗电荷泵锁相环设计

设计了一种用于时钟产生的电荷泵锁相环(CPPLL),其压控振荡器(VCO)采用了新颖的带电流补偿的电流减法器结构。采用Charted2.5V、0.25μmCMOS工艺,整个芯片的面积为300μm×400μm,VCO输出频率范围为55MHz～322MHz。整个电路功耗低,VCO输出频率为240MHz时,功耗为6mW。Hspice仿真结果表明,VCO输出时钟为96MHz时,峰峰值抖动为320ps。     

高精度锁相环调频电路

电路采用两次数字分频方法，仅采用４个普通的十六进制计数器，使得振荡电路的频率不再有跳变步长，其稳定度也可超过所采用的晶体振荡器，电路材料要求相当低，可靠性却相当好，非常适合于高精度射频信号发生器和射频调频发射电路。     

一种基于CMOS工艺的电荷泵锁相环芯片的设计

实现一个电源电压为5 V时捕捉范围为41~110 MHz,为3 V时捕捉范围为25~58 MHz的电荷泵锁相环(CPPLL)。给出了系统设计组成各部分的门级或者晶体管级原理图与分析设计,重点在VCO部分的参数设计以及环路滤波器的参数设计。采用0.5μm标准CMOS工艺,Cadence Spectre软件仿真证明,该系统具有良好的线性特性和捕捉时域特性。     

一种低功耗低噪声自偏置锁相环电路

在飞速发展的物联网、可穿戴设备、医疗电子等小型化领域,小尺寸、低功耗是集成电路设计的重要指标。本文提出了一种低功耗、面积小、低相位抖动的锁相环电路。利用自偏置技术补偿锁相环的环路增益等参数,同时简化压控振荡器和电荷泵的电路结构,取得了面积、功耗、噪声以及环路稳定性的良好统一。该锁相环电路作为独立IP模块实现在SMIC 40nm工艺上,供电电压为2.5V/1.1V,最高输出频率至2.5GHz以上,总功耗为4.2mW,面积仅为0.02 mm2 (180um*110um)。     

一种数字锁相环频率合成器的设计

介绍了一种采用MC145152实现的数字锁相环频率合成器,其输出频率范围为1420～1920MHz,频率步进为200kHz,相位噪声小于-90dBc/Hz,杂散抑制优于60dB,输出功率P0≥10dBm。该频率合成器在TCL-376型接力机上得以成功运用,运行稳定、可靠。     

一种应用于锁相环的线性化电荷泵电路

采用0.18 μm SiGe BiCMOS工艺,设计了一种线性化电荷泵电路,并对线性化电荷泵原理进行了分析.基于采样保持原理的充放电电路,配合特定时序逻辑电路,实现了较优的电荷泵线性化和锁相环鉴相杂散性能.该线性化电荷泵用于锁相环的闭环测试.结果表明,与非线性化电荷泵相比,闭环100 kHz频偏处相位噪声性能提升了 9...     

宽带低噪声LC VCO及一种新式稳幅电路的设计

本文给出了基于0．35μm CMOS工艺的VHFH波段宽带低噪声LCVCO的设计。并提出了一种新的自动幅度控制电路：电荷泵式自动幅度控制电路（CP_AAC）。测试结果表明：该VCO在全波段相位噪声低于-79dBc／Hz@10kHz，而且CP_AAC对VCO相位噪声的影响低于1dB。     

一种锁相环中高性能电荷泵电路

设计了一种新型电荷泵电路.该电荷泵电路采用可调节共源共栅结构增大输出阻抗,具有结构简单、速度快、充放电电流匹配性好、抑制了电荷注入等特点.采用0.18μmCMOS工艺模型以及Hspice仿真工具的仿真结果显示,输出电压在0.4~1.3V之间变化时,电荷泵的充放电电流处处相等.     

一种可实现锁相环快速自校准的VCO子带选择电路

A novel voltage controlled oscillator （VCO） sub-band selection circuit to achieve fast phase locked loop （PLL） calibration is presented, which reduces the calibration time by measuring the period difference directly and accomplishing an efficient search for an optimum VCO sub-band. The sub-band selection circuit was implemented in a 0.18 μm CMOS logic process with a PLL using an 8 sub-band VCO. The measured calibration time is less than 3 μs in a VCO frequency range from 600 MHz to 2 GHz. The proposed circuit consumes 0.64 mA at most.     

1.244GHz 0.25μm CMOS低功耗锁相环

采用TSMC公司的标准0.25μm CMOS工艺,设计并实现了一个全集成的1.244GHz低功耗锁相环,提出了一种锁相环相位噪声的行为级模拟方法.锁相环的核心功耗仅为12mW,输出时钟信号均方抖动为6.1ps,单边带相位噪声在10kHz频偏处为-106dBc/Hz.     

锁相环CD4046的应用设计及研究

讨论锁相环的原理及应用,设计基于锁相环CD4046的锁相频率合成器和鉴频电路,对电路作了实验验证和分析。该设计电路简单实用。能较好地说明锁相环的应用设计过程及优势,利于对锁相环应用的研究。     

基于 PDSOI工艺的抗 SET锁相环设计

基于0．35μm PDSOI工艺设计了一款输出频率范围为700M Hz-1．0GHz的锁相环电路,利用Sentaurus TCAD工具对其进行单粒子瞬变（SET ）混合模拟仿真,确定其SET敏感部件并建立SET分析模型,分析了SET与锁相环系统参数之间的关系．通过增加由一个感应电阻、一对互补运算放大器和互补SET电流补偿晶体管组成的限流电路并利用多频带结构降低了VCO的增益,显著提升了锁相环的抗SET性能．仿真结果表明,CP中发生SET后VCO控制电压Vc的波动峰值、锁相环的恢复时间以及输出时钟的错误脉冲数明显降低,分别为未加固锁相环的43．9％、49．7％和29．1％,而辐射加固前后 VCO的基本结构变化不大,其SET轰击前后无明显变化．     

一种通用宽带FM解调电路的设计

实现了一款可用于卫星接收系统中频段电视信号的解调电路.该芯片的设计基于BiC-MOS工艺.采用5 V电源电压供电,利用单片锁相环(PLL)实现宽带FM解调,外围器件只包括本地振荡维持网络和环路反馈元件,PLL工作频率可达800 MHz.芯片内部还集成了自动增益控制(AGC)、模拟自动频率控制(AFC)模块.该芯片具有较高的信号接收灵敏度.     

双极工艺用于立体声解调的线性锁相环的设计

设计了一种1.5μm双极工艺用于FM广播立体声解调的锁相环。锁相环中鉴相器由传统的吉尔伯特单元电路转变成上下对称的双开关电路,这样增加了鉴相灵敏度和鉴相范围。环路中增加了直流放大器单元,可很方便地通过调整其增益,来调整环路的阻尼系数,使环路在稳定性,锁定时间,噪声带宽方面做了很好的折中。从电路上实现了晶体压控振荡器的设计。锁相环路中的压控振荡器采用Q值很高的晶体做谐振网络,这样既可以保证窄带锁相环所具有的很高的Q值,也可以降低压控振荡器的相位噪声。     

一种捷变频锁相环设计研究

VCO预置电压技术为实现锁相环快速锁定提供了较好的解决方案。分析了电压预置的原理的实现可行性和针对具体PLL的优化设计。提出了电压预置技术具体的系统实现流程和电压预置后可能会产生环路失锁等现象,通过一些具体辅助电路的加入来解决快速跳频和环路锁定的问题。运用ADS仿真设计软件搭建PLL框架,观察预置电压后的锁定时间。仿真结果表明,使用该技术后环路的锁定时间大幅度缩短。     

应用于无线通信领域4.1 GHz锁相环的设计

在分析锁相环线性模型的基础上,分析了影响锁相环系统的各种因素,采用相应的优化方法设计了一款4.1GHz LC锁相环。详细介绍了该锁相环中各模块电路（包括Lc型压控振荡器,高速分频器,数字分频器,鉴频／鉴相器,电荷泵以及无源滤波器等）的设计,并且给出了仿真结果。其中高速分频器采用TSPC逻辑电路,速度快功耗低。该锁相环采用SMIC 0.18um CMOS工艺设计,当VCO工作在4．1GHz时,在频偏为600kHz的相位噪声为-110dBc。     

基于自偏置技术的低噪声锁相环研究

文中描述了一种自偏置型锁相环电路,通过采用环路自适应的方法得到一个固定的阻尼系数ξ以及带宽和输入频率的比值ωN/ωREF,从而保证环路的稳定。传统锁相环电路设计需要一个固定的电荷泵充放电电流和固定的VCO增益,这样才能保持系统的稳定性。但是当工艺发展到深亚微米尤其是65 nm以下的时候,芯片的供电电压都在1 V以下且器件的二级效应趋于严重,此时要得到一个固定的电流值或者固定的VCO增益是很困难的。自偏置锁相环解决了这个问题,由于采用了自适应环路的设计方法,使得系统受工艺、温度和电压的影响非常小,而且锁定范围更大。可以广泛应用于时钟发生器以及通信系统。芯片采用SMIC标准低漏电55 nm CMOS工艺制造,测试均方抖动为3.8 ps,峰-峰值抖动25 ps。     

6.25 Gbps SERDES 用 bang-bang 锁相环的分析与设计

本文首先分析了bang-bang 锁相环路的非线性,推导出三阶等效电路模型以估计环路设计参数。并且给出了推荐的晶体管级电路结构：其中鉴相器采用Alexander PD,由基于电流模逻辑的四个主从D触发器和两个异或门构成;异或门采用无负载结构;基于系统对抖动的指标要求,振荡器采用电感电容结构;简化的电压转电流结构代替传统的电荷泵驱动环路滤波器;环路滤波器是保证该非线性环路稳定性的关键,这里给出滤波器参数设计的详细描述。该电路采用0.18 CMOS 工艺实现,芯片面积为0.5 mm2. 其中电源电压为1.8 V,功耗 81 mW。VCO压控增益为270 MHz/V。输出频率范围为2.995 GHz 到3.35 GHz,相位噪声为-118.38 dBc/Hz @ 1 MHz。     

辐照加固的500MHz锁相环设计

设计了一款与CSMC 0.5μm CMOS工艺兼容的频率为500 MHz的辐照加固整数型锁相环电路,研究了总剂量辐照以及单粒子事件对锁相环电路主要模块及整个系统性能的影响。此外,通过修正BSIM3V3模型的参数以及施加脉冲电流源来模拟总剂量辐照效应和单粒子事件,对锁相环整体电路进行了电路模拟仿真以及版图寄生参数提取后仿真。模拟结果表明,辐照总剂量为1Mrad(Si)时锁相环电路仍能正常工作,产生270.58~451.64 MHz的时钟输出,峰峰值抖动小于100 ps,锁定时间小于4μs;同时在对单粒子事件敏感的数字电路的主要节点处施加脉冲电流源后,锁相环电路均能在短时间内产生稳定的输出。