基于多阈值技术的低功耗D触发器设计

目前CMOS电路中,漏电流功耗已经成为不可忽视的部分.降低电路漏电流功耗的一种有效方法是采用多阈值电路技术.根据多阈值电路设计原理,电路的关键路径采用低阈值晶体管,以保证电路的性能;非关键路径采用高阈值晶体管,以降低电路的漏电流功耗.对于触发器来说,其对时钟的响应部分是一个关键路径,而对信号的响应部分是非关键路径.本文据此设计了一种新型低功耗D触发器--多阈值与非门保持型D触发器.该电路结构简单,降低了电路漏电流功耗,并且当输入保持不变时,时钟信号不作用于内部结点,使内部结点电压保持不变,这进一步降低了电路的功耗.模拟结果表明所设计的D触发器跟传统的D触发器相比,可节省近25%的功耗.     

低功耗动态三值CMOS D触发器设计

低功耗设计在当前超大规模集成电路中越来越重要，本文以一种没有直流功耗．具有完全电压摆幅的低功耗动态CMOS三值反相器作为基础。结合简单三值差分逻辑（STDL）的结构．设计了一种低功耗动态三值CMOS D触发器．该触发器能很好地实现动态D触发器的逻辑功能．并且具有结构简单、芯片面积小、时钟简单等优点．Pspice模拟表明所设计的触发器还具有速度快、功耗低的优点．它比二值动态TSPCL D触发器节省近35%的能耗．     

基于多阈值神经元的D型触发器设

分析硬限幅多阈值神经元的工作原理,提出了运用多阈值神经元设计D触发器的方法.首先,用单个多阈值神经元设计锁存器;其次,利用两个锁存器设计了一次操作的主从型D触发器.本文设计的基于多阈值神经元的触发器与传统基于单阈值神经元的触发器相比减少了神经元的数量和连接数目、降低了复杂度、提高了稳定性.运用本文提出的多阈值神经元触发器,可以设计任意功能的神经网络时序电路.     

双边沿动态触发器的设计及其应用

从双边沿触发器的特点出发,提出了一种双边沿动态触发器的设计方案,该触发器结构较其他几种设计方案简单。用PSPICE程序模拟证实该种触发器具有正确的逻辑功能,并且平均功耗较小。文章还介绍了该双边沿触发器在时序电路中的应用．     

基于低功耗双边沿JK触发器的异步时序电路设计

从JK触发器的激励表出发,介绍了基于单边沿JK触发器的同步时序电路和异步时序电路设计,提出了双边沿JK触发器的完整状态方程,并以此为基础讨论了基于双边沿JK触发器的异步时序电路的设计方法.     

基于低功耗双边沿D触发器的任意进制异步计数器设计

从D触发器激励表入手，分别给出了采用单边沿D触发器和双边沿D触发器的2^n进制异步加法计数器、减法计数器的设计方法．在此基础上，采用逻辑函数修改技术，通过实例讨论了基于单边沿D触发器和双边沿D触发器的异步任意进制计数器的设计．该设计方法方便，快速，具有一定的实用意义．     

基于钟控神经MOS管的多值双边沿D触发器设计

通过对钟控神经MOS管特性和冗余抑制技术的研究,提出了一种新型多值双边沿D触发器的设计方案．该方案利用钟控神经MOS管多输入栅加权信号控制、浮栅上的电容耦合效应及具有对浮栅进行初始化并将数据保存在浮栅上等特性,实现D触发器的多值输出．与传统触发器相比较,此多值触发器不但减少时钟冗余信号,降低电路功耗,提高电路效率,而且无需改变电路的结构就可实现不同基的多值D触发器．最后,采用0．25μm CMOS工艺,利用PSPICE模拟验证了所设计的电路具有正确的逻辑功能,并与相同功能多值D触发器比较,多值双边沿D触发器具有明显的低功耗特性．     

高性能电流型CMOS显性脉冲触发器设计

提出以电流信号表示逻辑值的电流型CMOS显性脉冲触发器的设计用于低功耗高性能混合集成电路设计中,以减少存储单元开关噪声对电路性能的影响.所提出的电流型CMOS显性脉冲触发器较以往文献中电流型CMOS主从触发器和电流型CMOS边沿触发器晶体管数量分别减少11个和4个,采用TSMC 0.18 μm COMS工艺参数的HSPICE模拟结果表明,所提出的电流型脉冲触发器具有正确的逻辑功能,平均延时分别减少了48.8%和57%,具有结构简单,功耗低和速度快的特性,同时该触发器可方便应用于单边沿和双边沿触发.     

基于沟长偏置的近阈值逻辑漏功耗减小技术

随着集成电路芯片特征尺寸的不断缩小,减小漏功耗已成为集成电路设计技术的焦点之一.在近阈值逻辑电路中,亚阈值漏电流是其最主要漏电流的构成.根据MOS器件沟道长度与亚阈值漏电流之间的非线性关系,通过适度提高MOS器件的沟道长度从而降低CMOS逻辑电路的漏功耗,形成了基于沟长偏置的漏功耗减小技术.应用HSPICE软件对基于45nm PTM工艺参数沟长偏置为8%的基本逻辑门电路、镜像加法器和传输门加法器的漏电流进行了仿真测试,实验结果表明漏电流约下降了39%～44%.因此沟长偏置技术是一种有效的适用于近阈值逻辑的漏功耗减小技术.     

用于显性脉冲式触发器的新型低功耗脉冲信号发生器

脉冲式触发器具有吸收时钟偏移和速度快的优点,为了实现高性能低功耗脉冲式触发器,提出了2种用于显性脉冲式触发器的新型低功耗双边沿脉冲信号发生器.第1种采用延时的时钟信号控制脉冲发生器内部节点的充放电路径,使它们交替导通来产生脉冲信号,减少了直流短路电流,降低了动态功耗;第2种在时钟上升沿和下降沿分别采用NMOS传输晶体管和级联PMOS管直接输出高电平脉冲信号,使其具有平衡的脉冲产生时间,有利于实现对称的输入信号建立时间,以达到脉冲式触发器最小的输入输出延时.通过HSPICE仿真,与以往同类的脉冲信号发生器相比,本文提出的2种脉冲信号发生器在平均功耗、速度、总沟道宽度等方面均有明显的优势,适用于设计高性能低功耗显性脉冲式触发器.     

维持阻塞触发器的简化设计

本文对维持阻塞触发器的设计要点进行了归纳,发现在目前的传统设计中有二条连接线是可以节省的,实验也已予证实。 图1表示了一个由六个与非门组成的D型维持阻塞触发器,它的设计要点是 1.具有存贮信号的能力,具有互补的双轨输出。 2.受时钟脉冲cp的控制,只有当时钟来到时存贮的状态信号才发生变化。新状态Q′由激励输入D来决定:Q′=D。 3.在时钟cp来到时只发生一次Q→Q′的状态转换,以避免在工作中“空翻”的发生。     

基于Pipelined结构的电流型CMOS模数转换器电路设计

低功耗设计在当前超大规模集成电路中越来越重要.以电流信号为转换对象,利用电流传输理论,结合电流型CMOS电路设计技术,设计了8位基于Pipelined结构的ADC电路.结果表明,利用电流型CMOS电路可方便地实现电流信号的加减与放大运算,避免了使用传统Pipelined电路结构中的运算放大器电路,因此电路结构简单,可显著降低电路的功耗,提高转换速度,计算机仿真结果表明,电路功能正确.     

基于接地开关理论的电流型多值CMOS电路设计

以开关信号理论为指导，对电流型CMOS电路中开关变量和信号变量的相互作用进行了分析，并引入了适用于CMOS电路的电源开关理论。基于接地电流开关理论，对几类重要的三值CMOS电路进行了设计。结果表明，应用该理论能获得简单的电路设计。从而进一步完善了开关级逻辑电路设计的研究。     

CMOS电路的功耗分析及基于 PSPICE模拟的功耗估计

本文在分析传统直流供电 CMO S电路和新型交流供电 CMOS电路功耗的基础上 ,从系统电源 能耗的角度出发 ,结合 CM OS单元电路的 PSPICE模拟 ,提出了手段较为简便的针对于两类电路单元的 功耗估计方法 ,并具体对两个电路实例进行了功耗估计 . 模拟结果能直观地反映系统内部的开关动作和 能耗特性 .     

主从型D触发器中短路功耗的研究

在对主从型D触发器分析短路功耗的基础上，本文提出了一种使D触发器工作在两个有一定相位差的时钟下以减少D触发器短路功耗的方法，模拟结果证明了该方法的有效性。     

基于状态转换图的555单稳态触发器设计方法

提出555时基电路的输出信号与输入信号之间具有时序特征.根据反映时序特征的状态转换图及单稳态触发器的工作特点,系统地研究了555单稳态触发器的设计方法,分析了外加触发信号的输入方式、电平幅度、持续时间要求、RC电路定时单元的接法及电容的充放电过程,并发现了一些新的设计方案.Multisim仿真及实际硬件验证证明了所提出设计方案的正确性.     

基于MCML的高性能三值D型触发器的设计

MCML电路由于具有高速低摆幅、抗干扰能力强、在高频下比传统CMOS电路功耗更低等优点,越来越受到广泛关注.通过分析二值MCML电路的设计方法,引入与参考电压进行比较的思路,设计了一种结构简单的新型高性能三值D型触发器.采用TSMC 180 nm工艺,使用HSPICE进行模拟.结果表明,所设计的触发器不仅具有正确的逻辑功能,工作频率达到10 GHz,平均D-Q延时和PDP也比传统CMOS三值触发器有明显降低,且随着工作频率的上升,PDP不断下降,适合于高速和高工作频率的应用.     

基于门冻结技术的无冒险RS触发器设计

数字电路中的冒险现象不仅会导致电路的误操作,而且消耗了很多能量、增加了操作时间,因此在电路设计中冒险的检测和消除非常重要．文章介绍了门冻结技术的基本思想,以此为基础给出了基于F门的CMOS与非门、或非门的逻辑单元电路设计,并将其应用到RS触发器的设计中,经PSPICE模拟显示,与传统的同步RS触发器相比,所设计的基于F门的同步RS触发器电路不仅具有正确的逻辑功能,消除了冒险,而且使电路的功耗也得到了有效地降低。