阶梯掺杂薄漂移区RESURF LDMOS耐压模型

提出硅基阶梯掺杂薄漂移区RESURF LDMOS耐压解析模型.通过分区求解二维Poisson方程,获得阶梯掺杂薄漂移区的二维表面电场和击穿电压的解析表达式.借助此模型研究击穿电压与器件结构参数的关系,其解析与数值结果吻合较好.结果表明:在导通电阻相近情况下,阶梯掺杂漂移区LDMOS较均匀漂移区的击穿电压提高约20%,改善了击穿电压和导通电阻的折衷关系.     

薄外延阶梯掺杂漂移区RESURF耐压模型

提出薄外延阶梯掺杂漂移区RESURF结构的耐压解析模型。借助求解二维Po isson方程,获得薄外延阶梯掺杂漂移区的二维表面电场和击穿电压的解析表达式。基于此耐压模型研究了不同阶梯漂移区数(n=1、2、3、5)的击穿特性,计算了击穿电压与结构参数的关系,其解析结果与数值结果吻合较好。在相同长度下,阶梯掺杂漂移区结构(n=3)击穿电压由均匀漂移区(n=1)的200 V提高到250 V,增加25%。该模型可用于薄外延阶梯掺杂和线性掺杂漂移区RESURF器件的设计优化。     

薄外延层RESURF LDMOS完全耐压模型

提出硅基薄外延RESURF LDMOS不全耗尽和完全耗尽的完全耐压模型。基于求解二维Poisson方程,获得该结构二维表面电场和击穿电压的完整解析表达式。借助此模型研究击穿电压与器件结构参数、外延层掺杂浓度和衬底掺杂浓度的关系;在满足最优表面电场和完全耗尽条件下,得到器件优化的RESURF判据。解析结果、MEDICI数值结果和实验结果吻合较好,验证了模型的准确性。     

阶梯掺杂漂移区SOI高压器件浓度分布优化模型

基于分区求解二维泊松方程,提出了阶梯掺杂漂移区SOI高压器件的浓度分布优化模型.借助此模型,对阶梯数从0到无穷时SOI RESURF结构的临界电场和击穿电压进行了研究.结果表明,对于所研究的结构,一阶或二阶掺杂可以在不提高工艺难度的情况下获得足够高的击穿电压,因而可以作为线性漂移区的理想近似.解析结果、MEDICI仿真结果和实验结果非常吻合,证明了模型的正确性.     

均匀、阶梯和线性掺杂漂移区SOI RESURF器件的统一击穿模型

提出了一个均匀、阶梯和线性掺杂漂移区SOI高压器件的统一击穿模型.基于分区求解二维Poisson方程,得到了不同漂移区杂质分布的横向电场和击穿电压的统一解析表达式.借此模型并对阶梯数从0到无穷时器件结构参数对临界电场和击穿电压的影响进行了深入研究.从理论上揭示了在厚膜SOI器件中用阶梯掺杂取代线性漂移区,不但可以保持较高的耐压,而且降低了设计和工艺难度.解析结果、MEDICI仿真结果和实验结果符合良好.     

阶梯变掺杂漂移区高压SOI RESURF结构耐压机理研究

研究了阶梯变掺杂漂移区高压SOI RESURF(Reduce SURface Field)结构的器件几何形状和物理参数对器件耐压的影响;发现并解释了该结构纵向击穿时,耐压与浓度关系中特有的“多RESURF平台”现象。研究表明,阶梯变掺杂漂移区结构能明显改善表面电场分布,提高耐压,降低导通电阻,增大工艺容差;利用少数分区,能得到接近线性变掺杂的耐压,降低了工艺难度。     

阶梯浅沟槽隔离结构LDMOS耐压机理的研究

提出了一种具有阶梯浅沟槽隔离结构的LDMOS.阶梯浅沟槽结构增加了漂移区的有效长度,改善了表面电场及电流的分布,从而提高了器件的击穿电压.借助器件模拟软件Silvaco对沟槽深度、栅长及掺杂浓度等工艺参数进行了优化设计.结果表明,在保证器件面积不变的条件下,新结构较单层浅沟槽隔离结构LDMOS击穿电压提升36%以上,而导通电阻降低14%.     

阶梯掺杂P柱区二维类超结LDMOS的研究

提出了一种阶梯掺杂P柱区二维类超结LDMOS结构。漂移区采用P/N柱交替掺杂的方式形成纵向类超结。漂移区的P柱采用掺杂浓度从源端到漏端逐渐变低的变掺杂结构。这种变掺杂P柱区的引入对衬底辅助耗尽效应所带来的电荷不平衡问题进行了调制,使得漂移区可以充分耗尽,提高了耐压。P区变掺杂可以提高N区浓度,降低了导通电阻。与常规二维类超结LDMOS结构相比,击穿电压提高了30%,导通电阻下降了10.5%,FOM提升了87.6%,实现了击穿电压与导通电阻的良好折中。     

漂移区阶梯掺杂的双栅SOI LDMOS研究

A new double gate SOI LDMOS with a step doping profile in the drift region is proposed. The structure is characterized by one surface gate and another embedded gate under the P-body region. The broadened current flow path and the majority carrier accumulation layer on the side wall of the embedded gate reduce the specific on-resistance （Ron, sp）. The electric field distribution is improved due to the embedded gate and step doping profile, resulting in a high breakdown voltage （BV） and low Ron, sp. The influences of device parameters on BV and Ron, sp are investigated by simulation. The results indicate that BV is increased by 35.2% and Ron, sp is decreased by 35.1% compared to a conventional SOI LDMOS.     

高压RESURF LDMOS开态击穿模型

建立了高压RESURF LDMOS的开态击穿模型.该模型考虑了载流子的速度饱和现象和寄生双极性晶体管的影响,获得了开态下LDMOS漂移区中的电场分布.基于该模型可以计算出高压 RESURF LDMOS的电学SOA.数值模拟和实验结果部分验证了模型的正确性.该模型有助于深入理解LDMOS开态击穿的物理过程,可用于指导高压LDMOS的设计.     

体硅LDMOS漂移区杂质分段线性注入模型研究

提出了体硅LDMOS漂移区杂质浓度分布的一种二维理论模型,根据该模型,如果要使带有场极板的LDMOS得到最佳的性能,那么LDMOS漂移区的杂质浓度必须呈分段线性分布.用半导体专业软件Tsuprem-4和Medici模拟证明了该模型十分有效,根据该模型优化得到的新型LDMOS的击穿电压和导通电阻分别比常规LDMOS增加58.8%和降低87.4%.     

Analytical Model for the Piecewise Linearly Graded Doping Drift Region in LDMOS

提出了体硅LDMOS漂移区杂质浓度分布的一种二维理论模型,根据该模型,如果要使带有场极板的LDMOS得到最佳的性能,那么LDMOS漂移区的杂质浓度必须呈分段线性分布.用半导体专业软件Tsuprem-4和Medici模拟证明了该模型十分有效,根据该模型优化得到的新型LDMOS的击穿电压和导通电阻分别比常规LDMOS增加58.8%和降低87.4%.     

Unified Breakdown Model of SOI RESURF Device with Uniform/Step/Linear Doping Profile

A unified breakdown model of SOI RESURF device with uniform,step,or linear drift region doping profile is firstly proposed.By the model,the electric field distribution and breakdown voltage are researched in detail for the step numbers from 0 to infinity.The critic electric field as the function of the geometry parameters and doping profile is derived.For the thick film device,linear doping profile can be replaced by a single or two steps doping profile in the drift region due to a considerable uniformly lateral electric field,almost ideal breakdown voltage,and simplified design and fabrication.The availability of the proposed model is verified by the good accordance among the analytical results,numerical simulations,and reported experiments.     

薄型双漂移区高压器件新结构的耐压分析

提出与CMOS工艺兼容的薄型双漂移区(TD)高压器件新结构.通过表面注入掺杂浓度较高的N-薄层,形成不同电阻率的双漂移区结构,改变漂移区电流线分布,降低导通电阻;沟道区下方采用P离子注入埋层来减小沟道区等位线曲率,在表面引入新的电场峰,改善横向表面电场分布,提高器件击穿电压.结果表明:TD LDMOS较常规结构击穿电压提高16%,导通电阻下降31%.     

高k介质阶梯变宽度SOI LDMOS

本文提出了一种具有高k介质阶梯变宽度结构的新型的SOI LDMOS器件,该器件通过在漂移区内引入介质区域使得漂移区的宽度呈阶梯变化.借助三维器件仿真软件DAVINCI对其势场分布及耐压特性进行了深入分析.首先,阶梯变宽度结构能够在漂移区内引入新的电场峰值来优化势场分布,提高击穿电压.其次,采用高k材料作为侧壁介质区域可以进一步优化漂移区内势场分布,并提高漂移区浓度来降低导通电阻.结果表明,与常规结构相比,新器件的击穿电压可提高42%,导通电阻可降低37.5%,其FOM优值是常规器件的3.2倍.