基于FPGA的PL3接口协议的一种设计与实现

介绍了在FPGA器件上实现Pos-phy level3接口协议的工作原理、设计思想和模块结构，并详细探讨了接收方向上单通道PL3接口的控制单元的实现，该实现方法有利于正确扩展多通道的实现．     

FIR的FPGA实现及其QuartusⅡ与MATLAB仿真

利用Altera公司的Stratix系列芯片内部的ROM实现了一种基于查找表结构的有限冲击响应(FIR)数字滤波器,从而将卷积运算变换成一种查表后的加法运算,提高了运算速度,节省了逻辑单元;并且利用Altera公司的FPGA开发软件QuartusⅡ与MathWorks公司的MATLAB软件实现电子设计自动化(EDA)应用中的联合仿真,从而提高了现场可编程门阵列(FPGA)设计的效率,使得QuartusⅡ的波形仿真功能更加强大;利用最新版本的QuartusⅡ3.0还可以将波形文件转换成Testbench文件导入到专业仿真软件例如ModelSim中进行仿真.     

基于DSP Builder的FIR滤波器的设计与实现

现场可编程门阵列(FPGA)器件以其灵活的可配置特性,可以很好地解决并行性和速度问题而广泛应用于数字信号领域,但使用VHDL或VerilogHDL语言进行设计的难度较大.提出了一种采用DSP Builder实现有限冲激响应滤波器的设计方案,并以一个16阶低通FIR数字滤波器的实现为例,设计并完成软硬件仿真与验证.结果表明,该方法简单易行,能满足设计要求.     

基于FPGA的高速FIR滤波器的设计与实现

对FIR滤波器中的乘法如何在FPGA得到高效实现进行了研究.结合FPGA查找表结构,兼顾资源和速度的要求,采用改进的分布式算法,设计了20阶常系数FIR滤波器.在此基础上,用OBC编码对其查找表进一步优化.最后,在ISE13.1下进行综合,并在Modelsim下进行仿真,用Matlab分析得到的数据频谱,以确定达到设计效果.结果表明,该设计既节省了FPGA的资源占用,又提高了运行速度.     

SDRAM控制器的FPGA设计与实现

介绍了利用现场可编程门阵列(FPGA)实现同步动态随机存储器(SDRAM)控制器的方法,着重于FPGA具体实现过程中的一些常见问题.分析了设计中所用的SDRAM性能、特点,给出了其读写时序状态图,给出SDRAM初始化方式及其相应的模式设置值,并根据本设计的实际情况对SDRAM状态机进行了简化,给出了一种相对容易实现的SDRAM状态机.本设计采用甚高速集成电路硬件描述语言(VHDL)编程,直观而且占用资源较少,其基本设计原理对其他同类SDRAM也适用,对需要大容量存储器的应用是较经济的设计.     

一种基于FPGA节省资源实现FIR滤波器的设计方法

有限长脉冲响应（FIR）滤波器的结构决定了用现场可编程门阵列（FPGA）设计非常消耗触发器资源或存储器资源。以n阶滤波器为例,提出一种节省触发器和双口RAM的读写操作方法。通信系统应用仿真表明,与常规FIR滤波相比较,本文方法不仅滤波效果良好,而且大量减少乘法器和加法器数量,有效节省触发器和双口RAM。滤波器阶数越高,越节省资源。     

一种FPGA验证与测试方法介绍

文章重点介绍了一种FPGA验证与测试的方法。该测试方法的优点是不依赖于芯片设计与测试机台,低成本、开发周期短。基于PC、ATE与自制转换软件,对FPGA验证与测试开发技术进行研究。PC主要完成bin文件的生成,自制转换软件主要将bin文件转换为机器可识别的atp文件。ATE导入配置文件、完成信号输入与输出验证。基于该理论对Xilinx公司的XCV1000进行了实验,实验表明该方法可行并能快速实现测试开发与芯片验证,且具有很好的通用性,可用于其他FPGA芯片的测试、研究与验证,还可以应用于不同的ATE机台。     

基于MATLAB 7.0的FIR滤波器设计及实现

用窗函数设计法设计FIR滤波器,采用MATLAB7.0具体实现.通过对带通FIR滤波器的具体研究,确立了MATLAB设计FIR滤波器的设计流程,为进一步在定点DSP硬件上的实现奠定基础.此外本文还对在DSP上实现的一些关键问题作了简介.     

基于可重构FPGA技术的自适应FIR滤波器的实现

有限冲激响应(FIR)滤波器设计遇到的难题是滤波要进行大量乘法运算,即使是在全定制的专用集成电路中也会导致过大的面积与功耗.对于用硬件实现系数是常量的专用滤波器,可以通过分解系数变为应用加、减和移位而实现乘法.FIR滤波器的复杂性主要由用于系数乘法的加法器/减法器的数量决定.而对于自适应FIR滤波器,大多数场合下可用数字信号处理器(DSP)或CPU通过软件编程的方法来实现,但是对于要求高速运算的场合,VLSI实现是很好的选择.基于这一考虑,可以用符号数的正则表示(CSD)码表示系数, 再利用可重构现场可编程门阵列(FPGA)技术实现.可重构结构的应用,能保证系统的其余部分同时处于运行状态时实现FIR滤波器系数的更新.文中利用CSD码和可重构思想,提出了用FPGA实现自适应FIR滤波器的一种方案.     

数字签名算法SHA-1的FPGA高速实现

随着网络的迅速发展,信息安全越来越重要,信息认证是验证收到信息来源和内容的基本技术。常用的信息验证码是使用单向散列函数生成验证码,安全散列算法SHA-1使用在是因特网协议安全性(IPSec)标准中。在设计中使用FPGA高速实现SHA-1认证算法,以PCI卡形式处理认证服务。     

一种基于FPGA的分布式FIR数字滤波器设计

在宽带中频软件无线电台收发系统中,由于FIR滤波器具有良好的线性相位特性及实现的灵活性,通常将它作为数字上下变频中的整形低通滤波器.本设计采用altera公司的CycloneⅡ系列中的EP2C20Q240C8芯片,以一个8阶分布式算法的FIR低通数字滤波器电路为例,其主要通过LUT、加法器和移位寄存器实现.最后对该分布式算法进行了仿真验证.结果表明,该优化结构高效合理地利用FPGA硬件资源,可有效应用于高性能中频数字电台的信号处理模块.     

一种基于FPGA的直接数字射频上变频方案

传统模拟器件实现射频(RF)上变频方法存在硬件复杂度高,灵活性差,功耗大等缺点。随着半导体器件的发展,软件无线电要求将上变频中射频或中频的信号处理尽量往基带数字信号处理靠拢。本文利用多相滤波器原理,提出一种基于现场可编程门阵列(FPGA)的直接数字RF上变频架构和实施方案,并且通过软硬件仿真验证了该方案的可行性。     

一种高速数字上变频的优化设计与实现方法

软件定义无线电(SDR)要求数模转换器采样率越来越高、发射信号的带宽越来越宽,传统的数字上变频方法受限于现场可编程门阵列(FPGA)的时钟频率,无法满足应用需求。提出一种优化的高速数字上变频(DUC)设计方法,对插值滤波及数字频率合成进行改进。推导出高速数字上变频的数学模型,对传统数字上变频结构进行优化;设计高效灵活的内插滤波实现结构和数字频率的合成结构;分析给出内插滤波器多路滤波系数和多路并行数字频率合成的相位参数计算方法。硬件实现表明,该优化设计方法功能正确,便于工程应用,输出的数字中频信号数据率可达960 MS/s。该方法可实现不同倍数的内插,产生不同速率的高速本振信号,能够满足软件无线电中发射大带宽、高速率信号的数字上变频应用需求。     

基于MATLAB及FPGA的高速FIR滤波器的设计

FIR滤波器是一种被广泛应用的基本的数字信号处理部件。现提出采用MATLAB的窗函数方法设计并在附上实现高速FIR滤波器的一种新的方案。这种结构采用流水线技术，通过对高速乘法器的合理分割并组合Wallace加法树阵列构成，可以方便地调整滤波器的阶数和系数，适合不同场合的应用。通过编程调试结果表明，该设计是可靠的，可作为高速数字滤波器设计的较好方案。     

基于FPGA的IIR数字滤波器的实现

数字信号处理在科学和工程技术许多领域中得到广泛的应用,与FIR数字滤波器相比,IIR数字滤波器可以用较低的阶数获得较高的选择性,本文采用一种基于FPGA的IIR数字滤波器的设计方案,首先分析了IIR数字滤波器的原理及设计方法,然后通过MAX＋PLUSⅡ的设计平台,采用自顶向下的模块化设计思想将整个IIR数字滤波器分为：时序控制、延时、补码乘加和累加4个功能模块。分别对各模块采用VHDL进行描述后,进行了仿真和综合。仿真结果表明,本课题所设计的IIR数字滤波器运算速度较快,系数改变灵活,有较好的参考价值。     

基于FPGA实现的FFT插值正弦波频率估计

在分析双绂幅度法（Rife）、修正双线幅度法（MRife）、傅里叶系数插值迭代3种算法的基础上,结合FPGA的并行处理优势,将迭代变为并行运算,由此得出了一种快速频率估计算法。并将新算法进行FPGA设计,给出了算法流程图。仿真结果表明,当Esn〉-14dB时,新算法的频率估计均方误差接近卡拉美一罗限（CRB）。     

FIR数字滤波器的最优化设计及MATLAB实现

尽管窗函数法与频率抽样法在FIR数字滤波器的设计中有着广泛的应用,但两者都不是最优化的设计。介绍了一种基于等波纹切比雪夫逼近准则的FIR数字滤波器的最优化设计方法,通过MATLAB的仿真实现,证明了该方法是一种最优化的设计。     

基于MATLAB与FPGA的FIR滤波器设计与仿真

数字滤波器是数字信号处理领域内的重要组成部分。FIR滤波器又以其严格的线性相位及稳定性高等特性被广泛应用。本文结合MATLAB工具软件介绍了FIR数字滤波器的设计方法,并在Xilinx的FPGA器件上完成设计实现。最后,使用MATLAB和ModelSim软件对数据进行了分析,证实了设计实现的正确性与可行性。     

基于FPGA的dSPACE平台扩展方法

针对 dSPACE半实物仿真平台的 I/O端口、脉宽调制(PWM)路数不足的问题,提出了基于现场可编程门阵列(FPGA)的 dSPACE平台扩展方法。该方法通过建立 dSPACE和 FPGA之间的数据总线与指令总线,在 FPGA上构造指令表模块、I/O扩展模块、PWM发生器模块、A/D采样预处理模块和数据处理模块,并在MATLAB/Simulink中建立相应的控制模型,实现了dSPACE对FPGA扩展模块的控制和数据交换。实验结果表明,该方法能够节约 dSPACE资源,提高系统工作频率,增强 dSPACE的功能。     

一种基于FPGA的图像观瞄系统消像旋设计

针对现代武器观瞄系统显示图像旋转干扰操作手瞄准的问题,提出了一种基于FPGA的消像旋设计方案。该方案根据从平台姿态传感器获得的旋转姿态信息,对显示图像进行反向旋转,从而消除显示图像的旋转,方便操作手瞄准。该方案同时扩展了无极变焦功能,解决了操杆与显示分辨力不一致的问题,提高了武器观瞄系统的瞄准精确度。