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《固体电子学研究与进展》2018,(1)
提出了一种模拟域的前台校准技术,据此设计了一款12位精度的模数转换器(ADC)。芯片采用全定制叉指电容来实现电容阵列,并在TSMC 65nm工艺下进行了流片验证。芯片的内核面积仅为0.2 mm2,测试数据显示,在5kHz转换速率时信噪失真比(SNDR)为62dB,无杂散动态范围(SFDR)为76dB,在1.2V电源电压下功耗仅为112nW。 相似文献
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MAX165/166是一种8位高速(5μs)ADC,它内部带有采保电路及基准电压,可测量高达50kHz的交流信号。本文详细介绍其工作原理及应用。 相似文献
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设计了一种精度可编程的低功耗逐次逼近型模数转换器(SAR ADC)。采用电阻电容混合结构的数模转换(DAC)阵列,通过对低位电阻阵列的编程控制,实现了12,0,8位的转换精度,对应不同的精度,电路支持1,5,10 MS/s的转换速率。采用一种改进的单调开关控制逻辑以降低功耗和面积,同时避免了原有单调开关逻辑存在信号馈通的缺点。根据不同的精度要求,对比较器所用预放大器的个数进行编程控制,进一步提高了ADC的功耗效率。电路基于0.18 μm的CMOS工艺设计,在1.8 V电源电压下,精度从高到低对应的功耗分别为0.56,0.48,0.42 mW;SNDR分别为73.2,61.3,48.2 dB;SFDR分别为96.3,84.6,62.8 dB。芯片内核面积仅为(0.6×0.9)mm2,适用于通用片上系统(SoC)。 相似文献
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设计了一种用于多电源SoC的10位8通道1MS/s逐次逼近结构AD转换器。为提高ADC精度,DAC采用改进的分段电容阵列结构。为降低功耗,比较器使用了反相器阈值电压量化器,在模拟输入信号的量化过程中减少静态功耗产生。电平转换器将低电压数字逻辑信号提升为高电平模拟信号。采用UMC 55nm 1P6M数字CMOS工艺上流片验证设计。测试结果表明,当采样频率为1 MS/s、输入信号频率为10 kHz正弦信号情况下,该ADC模块在3.3 V模拟电源电压和1.0 V数字电源电压下,具有最大微分非线性为0.5LSB,最大积分非线性为1LSB。测得的SFDR为75 dB,有效分辨率ENOB为9.27位。 相似文献
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逐次逼近型模数转换器(SAR ADC)中,数模转换器单元(DAC)是能耗和面积的主要来源之一。为了降低DAC的能耗和面积,提出了一种低开销电容开关时序,以此设计了DAC的结构,并进行逻辑实现。相比于传统型开关时序,该电容开关时序使得DAC的能耗降低了98.45%,面积减小了87.5%。基于该电容开关时序实现了一种12位SAR ADC。仿真结果表明,在1.2 V电源电压、100 kS/s采样速率的条件下,该ADC功耗为12.5 μW,有效位数为11.2位,无杂散动态范围为75.6 dB。 相似文献
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提出一种比较器亚稳态抑制技术,并将其应用于一个8位320 MS/s 的逐次逼近型模数转换器(SAR ADC)。该技术抑制了比较器在高速工作情况下可能出现的亚稳态现象,从而降低了比较器出现错误结果的概率。同时,提出一种转换时间复用技术,使ADC能在转换与采样模式之间快速切换。与传统技术相比,随着工艺角、电源电压和温度(PVT)的变化,ADC的采样时间会被最大化。基于65 nm CMOS工艺,设计了一种8位320 MS/s SAR ADC。芯片测试结果表明,在1 V电源电压下,功耗为1 mW,信号噪声失真比(SNDR)>43 dB,无杂散动态范围(SFDR)>53.3 dB。SAR ADC核的芯片面积为0.021 mm2,在Nyquist采样率下,优值为29 fJ/step。 相似文献
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设计了一种12位、采样率为20 MS/s的逐次逼近型模数转换器(SAR ADC)。整体电路为全差分结构,采用了一种基于VCM开关切换的分段式电容阵列。同时,比较器结合了前置运放和动态锁存器,与异步时序相配合,实现了SAR ADC高速工作。此外,采样电路采用栅压自举技术,提高采样的线性度。芯片基于TSMC 180 nm 1P5M CMOS工艺设计。仿真结果表明,当采样率为20 MS/s时,SAR ADC有效位数为11.94 bit,无杂散动态范围为86.53 dBc,信噪比为73.66 dB。 相似文献
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一个8位110kSPS逐次逼近型A/D转换器 总被引:1,自引:1,他引:0
探讨和研究逐次逼近型A/D转换器(ADC).理论分析了它的原理和一般结构,给出了一个具体结构的ADC框图和多个具体的子模块电路图;并通过实验仿真,构造了一个分辨率为8位、采样速率达110 kSPS的逐次逼近型ADC,给出了具体的实验仿真结果,以此验证该电路结构的可行性. 相似文献
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18位逐次逼近型A/D变换器AD7641 总被引:2,自引:0,他引:2
AD7641是ADI公司推出的一种工作于2.5V单电源、分辨率为18位、吞吐速率可达2MSPS的逐次逼近型ADC。它内部除有一个高速18位电荷再分配逐次逼近型、全差动ADC外,还有内部转换时钟、基准电压缓冲器、误差校正电路及并行及串行接口。 该 ADC 主要特点:无失码分辨率18位;无流水线延迟;差动输入范围±2.5V;有三种吞吐速率模式(2MSPS、1.5MSPS、1 MSPS);S/(N D)在VREF为2.5V、100kHz时,其典型值为 93dB;在 100kHz 时 THD 典型值为 -100dB;并行口(18、16或 8位总线);串行口5V/3.3V/2.5V 接口;积分线性误差(INL)为±2LSB(典… 相似文献
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介绍了一种低功耗、中等速度、中等精度的改进逐次逼近ADC,用于DSP的外围接口中。其中DAC采用分段电容阵列结构,节省了芯片面积,其高三位使用了动态元件匹配技术,改善了ADC的性能。比较器采用四级预放大器和Latch串联构成,并且使用了失调校准技术。数字电路采用全定制设计,辅助模拟电路完成逐次逼近过程,并且能够使ADC进入省电模式。芯片使用UMC0.18μm混合信号CMOS工艺制造,版图面积2.2mm×1.5mm。后仿真结果显示,ADC可以在1.8V电压下达到12bit精度,速度1MS/s,整个芯片的功耗为2.6mW。 相似文献
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基于标准0.18μm CMOS工艺,设计了一款采样率为500 kSa/s的13位逐次逼近型模数转换器(SAR ADC)芯片。该转换器内集成了多路复用器、比较器、SAR逻辑电路和数模转换器(DAC)电容阵列等模块,实现了数字位的串行输出。使用7+6分段式电容阵列及下极板采样和电荷重分配原理,有效降低了ADC整体电容值及功耗。使用两级预放大的比较器和电荷存储技术降低了失调误差,比较器精度为0.3 m V。在2.5 V电源电压和500 kSa/s的采样率下,后仿真结果表明,ADC的无杂散动态范围为97.14 dB,信噪比为78.78 dB,有效位数为12.78 bit。 相似文献
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提出了适用于两级流水线逐次逼近型模数转换器的一种基于最小均方(LMS)算法的数字域校准方法。在对该模数转换器结构中误差来源详尽分析之后,提出的校准算法将各种误差来源视为一些未知的参数,通过注入扰动信号来估计这些未知参数。所提出的校准算法通过一个14位两级流水线逐次逼近型模数转换器的MATLAB的行为级建模得到验证。在满摆幅2.4Vpp、输入信号2Vpp的情况下,蒙特卡洛仿真结果表明校准之后的SNDR值为83.84dB。 相似文献