基于动态可重构的FFT处理器的设计与实现

提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器.相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元.采用新颖的FFT控制算法,使得可重构部分面积很小.该处理器结构在Xilinx Viirtex2p系列FPGA上进行了综合及后仿真.较之Xilinx IPcore,其运算效率明显提高,而且还实现了IP核所不具备的动态可重构性.     

基于动态可重构技术的阵列型处理器设计

在现有可重构处理器设计的基础上,提出了一种改进的阵列型动态可重构处理器-IRAP.在IRAP中,将处理单元组成的阵列按象限划分为4个区域,每个区域包含个可配置的处理单元,运算时不同区域可以根据需要进行不同的配置,增加了配置的灵活性,提高了系统的执行效率;同时增加了系统数据的传输带宽,并根据数字信号处理中常用的蝶形算法对阵列互联进行了优化.仿真结果显示,在FFT等典型数字信号处理应用中,IRAP具有比改进原型更优的性能.     

应用于视频处理的可重构流处理器的设计与实现

设计了一款新的应用于多媒体处理领域的可重构多媒体流处理器.该可重构多媒体流处理器采用并行处理机制,在经过算法映射后,可以充分利用多媒体算法的高并行度,同时实时处理不同的多媒体算法.该架构在Xilinx的Virtex4芯片上通过验证,并与ARM9处理器共同构成嵌入式多媒体处理平台,验证处理H.264和AVS的解码过程.     

基于可重构核的FPGA电路设计

电路系统的自适应性、紧凑性和低成本 ,促进了在嵌入式系统中软硬件的协同设计。在线可重构FPGA不仅可以满足这一要求 ,而且在可编程专用电路系统设计的验证及可靠性等方面有着良好的应用 ,文中介绍了可重构 FPGA的实现结构及评估方法 ,提出以线性矢量表征可重构 FPGA及其可重构核的研究模型 ,以及基于可重构核的模块化设计 ,认为面向分类的专用类可重构 FPGA应当是现阶段可重构 FPGA的研究主题。     

基于模板的粗粒度可重构处理器编译环境设计

粗粒度可重构处理器以优良的结构和出色的性能日益受到广泛的应用,其丰富的运算资源为应用程序高效并发执行提供了可能。本文面向REmus II粗粒度可重构处理器硬件架构,首次提出一种基于模板的程序编译方法。从应用程序中的计算密集型代码出发,定义了程序模板的格式和规范,建立模板开发的设计流程,设计了面向视频图像处理的程序模板库。在此基础上,面向程序员设计了基于模板的程序语言标注技术,并最终完成了相应编译环境的构建。实验结果表明,该编译环境有效提高了编译后代码在可重构处理器上执行效率和编译速度。     

基于FPGA的可重构测速模块设计

光电编码器以其高精度和高可靠性而被广泛用于各种位移、角度测量的场合。已经有很多测量的方法出现。提出一种嵌入式系统可重构系统设计的方法，把光电编码器测速检测作为模块嵌入系统中。并且基于这种方法设计了一个控制系统，充分利用了FPGA的高速可重构特性。最后给出了一些FPGA的仿真结果验证。     

一种新型高速低成本可重构FFT处理器结构

文中提出了一种基于FPGA的高速可重构FFT处理器结构.该结构采用精简控制算法[1]可针对从32点到1024点等不同点数数字信号进行FFT处理,并且在Xilinx公司Virtex2p系列FPGA上进行了综合及后仿真.结果表明该可重构结构相比Xilinx IP core而言资源占用减少16%~21%(slice),最高时钟频率提高了10%~30%,输入输出延时减少了56~116个时钟周期,运算效率明显提高,而功耗相当.可适用于低成本高速数字信号处理系统.     

高清视频编码在可重构处理器中的映射实现

提出一种高清视频编码在可重构处理器ReMAP上映射实现的方法,采用动态流水重构技术,实现整数运动估计、环内算法等多个关键子算法在可重构处理器中的分时复用映射.仿真验证表明,可重构处理器ReMAP可支撑高清视频编码的高性能实现;另一方面,动态可重构技术可有效提升可重构处理器的利用率,充分利用可重构处理器的处理能力,减少算法对中间暂存数据存储空间的需求.     

循环在可重构处理器上的软硬件划分技术

针对较大循环在可重构处理器上的映射问题提出了一种启发式的算法,将循环划分为在处理器上执行的软件部分和在可重构阵列上执行的硬件部分,并且使两者之间的数据传输量最小.通过测试,相比于原有处理较大循环的方法,该技术降低了13%～29%的循环执行时间.在FPGA验证系统上通过H.264中的运动估计和MPEG-2中的IDCT等多种多媒体核心算法验证了该划分技术.使用该划分技术后,验证系统相比于类似结构在不增加硬件规模的情况下,有平均3.5倍的性能提升.     

FPGA动态局部可重构中基于TBUF总线宏设计

FPGA动态局部可重构技术通常将系统划分为固定模块和可重构模块,可重构模块与其他模块之间的通信都是通过使用特殊的总线宏实现的.总线宏的正确设计是实现FPGA动态局部可重构技术的关键.在研究了FPGA动态局部可重构技术中基于三态缓冲器(Tri-state Buffer,TBUF)总线宏结构的基础上,采用Xilinx ISE FPGA Editor可视化的方法实现总线宏的设计,并借助可重构硬件平台--XCV800验证板,通过设计动态可重构实验,论证总线宏设计的正确性.     

A Novel Reconfigurable Processor Using Dynamically Partitioned SIMD for Multimedia Applications

In this paper, we propose a novel reconfigurable processor using dynamically partitioned single‐instruction multiple‐data (DP‐SIMD) which is able to process multimedia data. The SIMD processor and parallel SIMD (P‐SIMD) processor, which is composed of a number of SIMD processors, are usually used these days. But these processors are inefficient because all processing units (PUs) should process the same operations all the time. Moreover, the PUs can process different operations only when every SIMD group operation is predefined. We propose a processor control method which can partition parallel processors into multiple SIMD‐based processors dynamically to enhance efficiency. For performance evaluation of the proposed method, we carried out the inverse transform, inverse quantization, and motion compensation operations of H.264 using processors based on SIMD, P‐SIMD, and DP‐SIMD. Experimental results show that the DP‐SIMD control method is more efficient than SIMD and P‐SIMD control methods by about 15% and 14%, respectively.     

基于AD14060的FPGA+多DSP可重构信息处理机设计

研究了一种基于AD14060采用FPGA 多DSP的可重构高速实时信息处理系统,详细分析了多DSP主处理板、多DSP扩展板和系统显示模块的系统结构和工作原理。把FPGA和DSP二者的优点结合起来,兼顾速度和灵活性,有较强的通用性。特点是:易于模块化设计,易于系统扩展,从而提高算法并行化效率。实验结果表明:该系统开发周期短,易于维护,适合实时信号处理,得到了满意的图像处理效果。     

一种基于数字信号处理器的媒体处理器结构及设计

设计了一种针对图像、音频、视频等多媒体数据的处理新型结构的媒体处理器。该媒体处理器由一个通用数字信号处理器及多媒体协处理器构成,其指令集包含了通用的数字信号处理指令及扩展的多媒体处理指令。多媒体协处理器中包含了多个专用于多媒体处理的功能模块,可以加速多媒体处理的进行。该媒体处理器具有强大的多媒体处理能力,可实现对JPEG压缩图像、MP3音频流或MPEG2的MP@ML级别的压缩视频流的实时解码。     

A High Energy-Efficient Reconfigurable VLIW Symmetric Cryptographic Processor with Loop Buffer Structure and Chain Processing Mechanism

By exploring symmetric cryptographic data level and instruction-level parallelism, the reconfigurable processor architecture for symmetric ciphers is presented based on Very-long instruction word (VLIW) structure. The application-specific instruction-set system for symmetric ciphers is proposed. As for the same arithmetic operation of symmetric ciphers, eleven kinds of reconfigurable cryptographic arithmetic units are designed by the reconfigurable technology. As to the requirement of high energy-efficient design, the loop buffer structure for instruction fetching unit is proposed to reduce the power consumption significantly with the same frequency as conventional, meanwhile, the chain processing mechanism is proposed to improve the cryptographic throughput without any area overhead. It has been fabricated with 0.18μm CMOS technology. The result shows that the processor can work up to 200MHz, and the fourteen kinds of cryptographic algorithms were mapped in the processor, the encryption throughput of AES, SNOW2.0 and SHA2 algorithm can achieve 1.19Gbps, 1.05Gbps, and 407Mbps respectively.     

基于FPGA的雷达测量仪信号处理机的设计

针对雷达测量系统中的信号处理,探讨了采用现场可编程门阵列（FPGA）的全数字化处理方案.重点研究数据采集、实时压缩编码和数据传输的方法及过程.该文详细论述了基于FPGA的单板信号处理机的模块化设计及实现,并通过仿真和测试验证了设计的正确性.结果表明,该信号处理机具有体积小、重量轻、功耗低、可靠性高等优点.     

可重构分组密码指令集处理器自动映射方法研究

计算资源与寄存器资源分配是可重构处理器自动并行映射的重要问题,该文针对可重构分组密码指令集处理器的资源分配问题,建立算子调度参数模型和处理器资源参数模型,研究了分组密码并行调度与资源消耗之间的约束关系;在此基础上提出基于贪婪思维、列表调度和线性扫描的自动映射算法,实现了分组密码在可重构分组密码指令集处理器上的自动映射....     

基于Nios处理器的模糊控制器设计

采用具有并行和串行处理方式的Nios处理器来设计基于推理算法的模糊控制器.从模糊推理算法的特征出发,对算法中并行处理的部分定义了相关的自定义指令;按照整个算法流程的串行特性设计模糊子函数.充分利用了Nios处理器的两种处理方式,并将其有机结合,提高了糊控制器的实时性和灵活性.     

基于PowerPC的雷达通用处理机设计

介绍了一种高性能雷达通用处理机,以4片PowerPC高性能通用处理器为核心,采用VPX总线标准,符合通用化、标准化、系列化的要求。处理机采用PowerPC通用处理器和RapidIO高速串行接口,具有较强的处理能力和数据交换能力,较好的通用性、可重构性和扩展性;采用VxWorks实时操作系统和VSIPL数学函数库,提高软件开发效率。最后通过合成孔径雷达(SAR)实时成像处理和性能评估,验证了通用处理器替代DSP作雷达通用处理的可行性。     

顺序形态图像处理器的硬件实现

该文在阐述了灰度图像顺序形态变换的基础上,介绍了顺序形态变换硬件实现的图像处理系统。该系统采用DSP+FPGA的框架结构,利用FPGA的可重构特性将其中一片FPGA作为协处理器可以实现不同的图像处理功能。文中将软硬件实现的顺序形态图像处理图片在处理效果和速度两个方面作了比较。算法在FPGA芯片上的高速实现特征使数学形态学在图像实时处理领域的应用成为可能。     

完全搜索块匹配和图像空域滤波的可重构芯核

研究了一种用于图像领域的可重构微芯核结构,它可以支持运动估计算法中的完全搜索块匹配算法,同时也支持图像处理中的大部分空域模板滤波处理算法.在实现这两种算法时,也分别有一定的可重构性.该结构是一种并行处理结构,具有相当高的处理速度.文章提出的数据存储结构解决了并行处理数据与外部存储器的交换问题.