共查询到16条相似文献,搜索用时 62 毫秒
1.
一种双精度浮点乘法器的设计 总被引:2,自引:0,他引:2
设计了一个双精度浮点乘法器。该器件采用改进的BOOTH算法产生部分积,用阵列和树的混合结构实现对部分积的相加,同时,还采用了快速的四舍五入算法,以提高乘法器的性能。把设计的乘法器分为4级流水线,用FPGA进行了仿真验证,结果正确;并对FPGA实现的时序结果进行了分析。 相似文献
2.
LSRISC32位浮点陈列乘法器的设计 总被引:5,自引:2,他引:3
文章介绍LSRISC中的32位浮点乘法器的设计,它可用于完成定点32位整数与序数的乘法操作和IEEE754规定的单精度扩展浮点数据的乘法。 相似文献
3.
32位定/浮点乘法器设计 总被引:21,自引:2,他引:21
针对 Wallace树连接线复杂度高 ,版图实现比较困难的缺点 ,提出了一种新的加法器阵列结构 .这种结构在规则性和连接复杂度方面优于 ZM树和 OS树 .同时提出一种新的 CL A加法器结构以提高乘法器的性能 .乘法器采用 1.5μm CMOS工艺实现 ,完成一次定点与浮点乘法操作的时间分别是 5 6 ns和 76 ns 相似文献
4.
针对Wallace树连接线复杂度高,版图实现比较困难的缺点,提出了一种新的加法器阵列结构.这种结构在规则性和连接复杂度方面优于ZM树和OS树.同时提出一种新的CLA加法器结构以提高乘法器的性能.乘法器采用1.5μm CMOS工艺实现,完成一次定点与浮点乘法操作的时间分别是56ns和76ns. 相似文献
5.
利用阵列乘法器中的压缩部分积的思想,通过对传统的串行执行乘法器的改造,提出了一种带压缩器的串行执行浮点乘法器,分析了具有不同压缩模块结构的乘法器的性能.实验表明,该乘法器可以有效地提高传统的串行乘法器的性能,而面积要小于阵列乘法器. 相似文献
6.
7.
8.
文章设计了一个基于快速合入的双精度浮点乘法器。它通过预测和选择实现快速舍入。克服了传统合入方法舍入模式单一、舍入逻辑复杂、硬件开销大等不足,显著地提高了浮点乘法器的性能。该浮点乘法器采用四级流水线,在0.180μm CMOS工艺下综合实现,关键路径延迟为3.15ns。 相似文献
9.
本文介绍了60路32kb/sADPCM专用芯片中的高速乘法器的逻辑设计和提高运算速度的方法。通过优化设计,该乘法器运算速度高,电路简单,对芯片制造工艺要求不高。 相似文献
10.
11.
设计了一种基于FPGA的高速双精度浮点乘法器.采用了基4Booth算法产生部分积,然后用优化的Wal—lace树阵列结构完成对部分积的累加得到伪和和伪进位,进而对伪和和伪进位采用了部分和并行相加得到最后尾数结果.采用了优化的5级流水线结构的设计在CycloneIIEP2C35F672C6器件上经过综合后运行频率可达123.32MHz.在同等优化下,相比于AlteraIP核在调用DSP乘法资源情况下运行速度提高大约11%,相比于不调用DSP乘法资源情况下运行速度提高大约67%. 相似文献
12.
13.
探讨了一个可靠性高,通讯代价低的浮点IP集成方案。浮点运算IPFXU采用80bit扩展精度,支持i960mc的浮点指令集。为了在兼容X86指令集的32bit处理器系统中,实现IP核的集成,精心设计了耦合单元(FIU),以完成数据请求的拆分,指令匹配,数据的打包、卸包和处理器的同步控制。 相似文献
14.
七阶型瞬时浮点增益放大器设计探讨 总被引:1,自引:0,他引:1
七阶型瞬时浮点放大器,应用在石油勘探仪器与多通道数据采集系统中,用于对采集到的脉冲电压依次放大。放大器的设计制作水平,直接影响到地下信息采集的精度。本文简要介绍了瞬时浮点放大器的工作原理。并就设计制作中需要注意的问题进行了讨论。 相似文献
15.
介绍目前常用的DSP定点数据格式和浮点数据格式,对比两种数据格式的优缺点,提出了对其适用场景和格式选型的相关建议。 相似文献
16.
基于FPGA高精度浮点运算器的FFT设计与仿真 总被引:1,自引:0,他引:1
基于IEEE浮点表示格式及FFT算法,提出一种基2FFT的FPGA方法,完成了基于FPGA高精度浮点运算器的FFT的设计。利用VHDL语言描述了蝶形运算过程及地址产生单元,其仿真波形基本能正确的表示输出结果 相似文献