IDT推出无线基站射频卡低噪声计时芯片组扩展行业领先的计时产品系列

拥有模拟和数字领域的优势技术、提供领先的混合信号半导体解决方案的供应商IDT誖公司(Integrated Device Technology,Inc.;NASDAQ:IDTI)今天宣布对低噪声计时芯片组进行优化,以满足无线基站收发台(BTS)射频卡应用。这款全新芯片组产品对IDT广泛的通信信号链产品系列进行了补充,为工程师提供所需的工具,帮助他们解决相位噪声相关的挑战,并建立一流的无线系统。IDT 8V19N4xx芯片组包括了JESD204B相兼容的灵活的射频锁相环(RF PLL)和时钟合成器,能满足2 G、3 G和4 GLTE无线基础设施中高频率和低相位噪声的需求。通过采用IDT已被验证的FemtoClock誖NG技术,这种低相位噪声特性可     

基于数字锁相的雷达频率合成器的研究

在分析常规移频反馈数字锁相频率合成器相位噪声的基础上,提出了高频标置于环外、双反馈及倍相反馈等低相噪数字锁相频率合成技术,进行了比较详细的理论分析和讨论,给出了研究结果。     

一种小步进、低相噪频率合成器设计

综合应用锁相环(PLL)、直接数字合成(DDS)等技术,设计一种具有宽频带、小频率步进、高稳定性、低相位噪声等特点的频率合成器。主要技术指标为:频率步进1 Hz,最大频率控制误差优于4.5×10-4Hz,在10 kHz处相位噪声为-100 dBc/Hz。与传统的多环路设计方法相比,新的设计更能够满足高集成度、低成本、灵活通用的需求。并且可极大提高电路调试效率。     

一种宽带低相噪频率合成器的设计方法研究

提出了一种宽带低相噪频率合成器的设计方法.采用了数字锁相技术,该锁相技术主要由锁相环（phase locked loop,PLL）芯片、有源环路滤波器、宽带压控振荡器和外置宽带分频器等构成,实现了10~20 GHz范围内任意频率输出,具有输出频率宽、相位噪声低、集成度高、功耗低和成本低等优点.最后对该PLL电路杂散抑制和相位噪声的指标进行了测试,测试结果表明该PLL输出10 GHz时相位噪声优于-109 dBc/Hz@1 kHz,该指标与直接式频率合成器实现的指标相当.     

一种降低频率合成器相位噪声的高增益电荷泵

设计了一款低噪声高增益电荷泵,主要用于低相位噪声的频率合成器.在传统的电流转向型电荷泵结构中增加了非镜像结构的低噪声电流源单元,使电荷泵的输出电流呈比例增加,降低电荷泵对频率合成器输出相位噪声的贡献,以进一步降低频率合成器的相位噪声.采用0.18 μm SiGe BiCMOS工艺进行了设计仿真和流片验证.测试结果表明:频率合成器工作在频率为10 GHz时,电荷泵中高增益低噪声电流源关闭和开启情况下,锁相环相位噪声分别为-106.1 dBc/Hz@10 kHz和-108.68 dBc/Hz@10 kHz.实现了通过开启电荷泵中高增益低噪声电流源使锁相环输出相位噪声下降约3 dB的目标.     

双音频率合成器的设计与实现

研究了一种输出双音信号、低相位噪声、低杂散的频率合成方法.该方法首先利用锁相环路分别产生两路信号,并通过优化设计环路滤波器改善输出信号相位噪声,进而利用设计的Wilkinson功率合成器将两路信号进行功率合成,并通过衰减和放大来控制双音信号功率.基于本方法研制实现的输出双音频率为2 015和2 020 MHz的频率合成器,输出功率范围-12～18 dBm,且连续可调,输出信号相位噪声优于-93 dBc/Hz@1 kHz,在输出功率4 dBm以下时,双音互调成分低于-50 dBc,可用于各种测试系统频率源,尤其便于对非线性系统的测试.     

IDT推出针对4G无线基站收发器的业界最低功耗低失真混频器

正拥有模拟和数字领域的优势技术、提供领先的混合信号半导体解决方案的供应商IDT~公司宣布,已推出针对4G无线基站的业界最低功耗低失真多样化混频器。作为IDTZero-Distortion~(TM)系列产品之一,这款新器件可在降低长期演进(LTE)和时分双工(TDD)无线通信架构失真的同时降低功耗。IDT致力于为     

800 MHz射频频率合成器的设计及相位噪声性能分析

介绍了3．5GHz宽带无线固定接入系统射频接收机中800MHz频率合成器的设计,讨论了环路滤波器以及压控振荡器等环路部件对频率合成器输出信号相位噪声性能的影响,提出了低相位噪声频率合成器的设计方法。最后结合实际系统分析了本振信号相位噪声对基带接收机16QAM解调误码性能的影响,并给出计算机仿真的结果。     

A power scalable PLL frequency synthesizer for high-speed △-∑ ADC

A 35-130 MHz/300-360 MHz phase-locked loop frequency synthesizer for △-∑ analog-to-digital con- verter （ADC） in 65 nm CMOS is presented. The frequency synthesizer can work in low phase-noise mode （300-360 MHz） or in low-power mode （35-130 MHz） to satisfy the ADC＇s requirements. To switch between these two modes, a high frequency GHz LC VCO followed by a divided-by-four frequency divider and a low frequency ring VCO followed by a divided-by-two frequency divider are integrated on-chip. The measured results show that the fre- quency synthesizer achieves a phase-noise of-132 dBc/Hz at 1 MHz offset and an integrated RMS jitter of 1.12 ps with 1.74 mW power consumption from a 1.2 V power supply in low phase-noise mode. In low-power mode, the frequency synthesizer achieves a phase-noise of-112 dBc/Hz at 1 MHz offset and an integrated RMS jitter of 7.23 ps with 0.92 mW power consumption from a 1.2 V power supply.     

单路、27位串行器／解串器芯片组

德州仪器（TI）推出一款低相位噪声与抖动的时钟合成器与抖动清除器CDCM7005，可提供高精度的稳定频率，同时还具有-219dBc／Hz（PLL质量因素）的低相位噪声、LVPECL为162fs和LVCMOS为232fs的最低相位抖动性能，以及20ps的最大输出偏移。CDCM7005拥有可最大化设计灵活性的各种特性，其中包括用于编程与独立支持控制的串行外设接口（SPI）逻辑。该器件可使高达2.2GHz（LVPECL）的压控晶体振荡器（VCXO）频率与两个基准时钟的任意一个实现同步，以提供清洁的高频时钟输出。     

EEPW网站精彩内容摘录

精彩视频视频名称:面向RF应用的低相位噪声频率合成器简介:为了满足RF通信系统对信号完整性的要求,放大器、混频器和调制器必须具有低噪声指数和低失真分量,随着设计人员将越来越多的数据"塞"进可用带宽之中,低相位噪声信号源变     

SILICONLABS在DISTRIBUTECH智能电网大会展示高级计量无线解决方案

高性能模拟与混合信号IC领导厂商Silicon Laboratories(芯科实验室有限公司)在1月29 31日美国加利福尼亚州圣地亚哥举行的DistribuTECH智能电网大会展示针对高级计量基础设施(AM     

一种应用于GNSS接收机的低噪声和低杂散频率综合器

A low phase noise and low spur phase locked loop （PLL） frequency synthesizer for use in global navigation satellite system （GNSS） receivers is proposed. To get a low spur, the symmetrical structure of the phase frequency detector （PFD） produces four control signals, which can reach the charge pump （CP） simultaneously, and an improved CP is realized to minimize the charge sharing and the charge injection and make the current matched. Additionally, the delay is controllable owing to the programmable PFD, so the dead zone of the CP can be eliminated. The output frequency of the VCO can be adjusted continuously and precisely by using a programmable LC-TANK. The phase noise of the VCO is lowered by using appropriate MOS sizes. The proposed PLL frequency synthesizer is fabricated in a 0.18 μm mixed-signal CMOS process. The measured phase noise at 1 MHz offset from the center frequency is -127.65 dBc/Hz and the reference spur is -73.58 dBc.     

适用于高速Δ-Σ模数转换器的功耗可配置锁相环频率综合器

本文提出了一个适用于Δ-Σ模数转换器的基于锁相环结构的频率综合器,该频率综合器使用65纳米CMOS工艺实现,频率范围为35-130和300-360兆赫兹。文中提出的频率综合器能够工作在低相位噪声模式和低功耗模式,从而满足系统要求。为了实现这两个模式的切换,片上集成了一个连接4分频器的高频LC压控振荡器和一个连接2分频器的环形压控振荡器。测试结果表明,在1.2伏电源电压下,该频率综合器在低相位噪声模式下消耗1.74毫瓦功耗,1兆频偏处的相位噪声为-132dBc/Hz,标准差周期抖动为1.12皮秒;在低功耗模式下消耗0.92毫瓦功耗,1兆频偏处的相位噪声为-112dBc/Hz,标准差周期抖动为7.23皮秒。     

ADI发布用于多频段基站和点对点无线电的RF IC

正Analog Devices,Inc.近日发布最新高度集成式RFIC,可大幅简化多频段基站和点对点(PtP)无线电的设计并降低开发成本。这些最新器件包括:I/Q调制器ADRF6720、I/Q解调器ADRF6820和双通道混频器ADRF6612。高度集成的器件可实现基站和高性能无线电设计——这些设计要求支持多频段、高动态范围和宽通道带宽。这些产品非常适合用于3G/4G通信、微波PtP无线电、军事/航空航天和仪器仪表应用设计。ADI最新的RFIC基于分立式解决方案组合提供等同于无线电设计的性能,但尺寸大幅缩小。最新器件具有嵌入式低     

多通道频率合成器应用得益于精密频率合成技术

直接数字频率合成(DDS)在过去十年受到了频率合成器设计工程师极大的欢迎。首先被认为是一种具有低相位噪声和优良杂散性能的灵活的频率源,基于DDS的频率合成器在许多应用中能比基于锁相环(PLL)频率合成器有显著的优势。这些优势包括亚赫兹频率控制分辨率,相位失调和输出幅度控制,     

宽带低相位噪声锁相环型频率合成器的CMOS实现

用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75～830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc.