异步FIFO的设计分析

基于FIFO的工作原理依次论述了异步FIFO的读写控制逻辑和空满状态判断逻辑,突破了传统的方法,采用分别为读、写指针增添一位附加位的方法来更快、更准确地判断异步FIFO的空、满状态,设计了一款具有转发功能的FIFO。测试结果表明:此款FIFO的转发功能正常,读写速率可达到165 MHz。     

异步FIFO设计

本文介绍如何应用美国ＱＵＩＣＫＬＯＧＩＣ公司的ＱＵＩＣＫＲＡＭ器件设计高速，高可靠异步ＦＩＦＯ。     

一种大容量异步FIFO的设计与实现

针对判断FIFO将空和将满两个状态位的难点,提出一种阈值可以由使用者改变的可编程判断方法.以内部RAM容量为16 kB的FIFO的设计为例,基于FIFO的一般结构,介绍了产生RAM地址指针的方式,分析了添加1位指针附加位以判断FIFO状态的方法.电路基于0.18μmCMOS工艺实现.仿真结果表明,这种状态判断方法可以快速、准确地判断出FIFO的状态,FIFO的最快读写频率可达160 MHz.     

基于FPGA的异步FIFO设计

首先介绍异步FIFO概念、应用及其结构,重点分析了实现异步FIFO的难点即空／满标志组成部分,最后给出了总的逻辑仿真波形图验证本次设计的可行性。     

异步FIFO的设计

异步ＦＩＦＯ广泛应用于计算机网络工业中进行非同步数据传送，这里的非同步是指发送用一种速率而接收用另一速率，因此异步ＦＩＦＯ有两个不同的时钟，一个为读同步时钟，一个为写同步时钟。当数据从一个时钟驱动的模块进入另一个时钟驱动的模块时，问题就有可能出现了。例如当写时钟比读时钟快时，未读走的数据有可能被新数据覆盖，因而导至数据丢失。为此，必须增加一些控制信号和状态信号，控制信号如ｐｕｓｈ、ｐｏｐ，状态信号如ｅｍｐｔｙ，ａｌｍｏｓｔｅｍｐｔｙ，ｆｕｌｌ，ａｌｍｏｓｔｆｕｌｌ等。典型的异步ＦＩＦＯ（Ａｓ…     

高速异步FIFO设计

文章介绍了异步FIFO的整体结构、功能和工作原理以及具体的异步FIFO设计方法,分析并解决了数据在不同时钟域之间进行传输时产生的亚稳态问题,着重对判断空／满逻辑电路进行了分析设计。改善了传统需要增加状态位来判断空／满状态的设计方案,提出了一种新的空／满判断方法,同时还给出了部分异步FIFO设计的verilog源代码。最后提供了计算FIFO存储器字数目的相关公式,为FIFO存储器字的大小设计提供了参考。     

基于VHDL的异步FIFO设计

FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器（每次时钟到来仅有1位发生改变）表示读／写指针,设计二级同步链为跨越不同时钟域的读／写指针,以提供充足的稳定时间,并通过对比格雷码指针产生空满标志位。该设计采用VHDL语言进行设计,利用ALTERA公司的FPGA得以实现。经验证进一步表明,模块化的设计不仅避免了亚稳态的产生,增大平均无故障工作时间（MBTF）,也使工作效率大为提升。     

一种新型异步FIFO的设计

本文详细说明了一种新型异步FIFO的设计方法。该异步FIFO的宽度为8位,深度为16,支持深度为1的buffer模式。水位可编程。它具有四种FIFO状态,对于DMA和中断的支持非常有用。     

关于异步FIFO设计的探讨

在两个不同时钟域中传送数据时,异步先进先出(FIFO,First In First Out)通常被用来保证数据传送的安全性.将某一个时钟域中的数据安全地传送到另一个时钟域中,需要多异步时钟设计技术.关于FIFO设计方法的报道有很多,但我们很难分析其正确性.文章较为详细地介绍了利用格雷码指针实现不同时钟域数据传输的FIFO设计.     

基于多时钟域的异步FIFO设计

在大规模集成电路设计中,一个系统包含了很多不相关的时钟信号,当其目标域时钟与源域时钟不同时,如何在这些不同域之间传递数据成为了一个重要问题.为了解决这个问题,我们可以用一种异步FIFO(先进先出)存储器来实现.本文介绍了一种利用格雷码指针实现在多时钟域传递数据的FIFO设计.     

一种低功耗异步FIFO存储器的设计

针对传统异步FIFO功耗较高的缺点,设计一种低功耗异步FIFO存储器。通过采用对异步读写指针的前两个状态位直接比较的方法,减少格雷码向二进制转换的电路,并增加门控时钟电路,从而大大降低了存储器的动态功耗。通过软件QuartusⅡ7.2对其进行功耗估算,功耗降低了8%。用ModelSim SE 6.1b进行仿真,验证了设计功能的正确性。     

一款低功耗异步FIFO的设计与实现

我们在异步FIFO(First In First Out)设计中,引入了门控时钟技术降低了控制电路和译码电路 80%的功耗;并采用位线分割技术降低了存储单元38%的功耗.利用格雷码作异步FIFO指针的控制电路,能有效消除多时钟域中的亚稳态.基于CSMC 0.6 μm标准单元库的半定制设计流程对其进行设计和实现:使用Verilog硬件描述语言,利用Modelsim进行时序和功能仿真、Synopsys DC完成逻辑综合、SE实现自动布局布线.     

一种基于虚拟地址页的异步FIFO的FPGA设计与实现

为了实现异步时钟域之间数据高速、稳定的传输,文章设计了一个基于FPGA的异步FIFO.采用格雷码作为地址编码,引入虚拟地址页来产生标志位.并用Verilog HDL语言描述了深度为16的异步FIFO,在ALTERA的Cyclone系列FP-GA上对电路进行了验证.根据逻辑分析仪观测的结果可知,设计的异步FIFO可以稳定工作在100MHz时钟,达到了高速电路的设计要求.最后对设计进行了最坏情况的理论分析,证明了设计很好地避免了亚稳态问题.     

TMS320C67系列EMIF与异步FIFO存储器的接口设计

介绍了TI公司TMS320C67系列DSP的EMIF(外部存储器接口)与异步FIFO(先进先出)存储器的硬件接口设计,着重描述了用EDMA(扩展的直接存储器访问)方式读取FIFO存储器数据的软件设计流程,最后说明了在选择FIFO存储器时应注意的问题.由于EMIF的强大功能,不仅具有很高的数据吞吐率,而且可以与不同类型的同步、异步器件进行无缝连接,使硬件接口电路简单,调试方便.运用EDMA的方式进行数据传输,由EDMA控制器完成DSP存储空间内的数据搬移,这样可以最大限度地节省CPU的资源,提高整个系统的运算速度.     

一种高性能的异步FIFO结构

针对现有FIFO设计方法的不足,本文提出一种新的异步FIFO结构——WG-FIFO,采用加权Gray码进行指针编码,采用实时状态检测器控制写/读操作.模拟结果表明,在FIFO深度为4~16的情况下,该结构与已有的FIFO结构相比在性能、面积开销以及写/读操作效率等方面都获得了明显的改善.特别地,当FIFO的深度为8、宽度为32时,相比B-FIFO,WG-FIFO的最高时钟频率提高31.6%,单元面积减少17.1%,且写/读效率最大能提高47%.     

自指针先入先出电路设计的研究

本文给出一种特殊的自指针先入先出(FIFO)电路的设计。其优点是结构简单，避免了额外的寻址指针处理，然而又同样能完成异步读／写所需的指针操作。采用电子CAD技术进行仿真的结果表明电路实现了预定的功能，可用于各种需要对数据流实施速率调整的电子信息系统中。