CMOS电路同步开关噪声的分析和仿真

目前,集成电路正向着高速集成度方向发展,但受到封装如DIP、TSOP、BGA等上寄生电感的作用,同步开关噪声影响越来越大。本文对一个简化的同步开关噪声电路模型进行了理论分析,从而得出通过调整开关上升时间等方法,可以有效降低地弹噪声,降低幅度可达到80％以上。     

用于减小同步开关噪声的OCD输出驱动电路的设计

分析了同步开关噪声产生的机理,从电路设计技术角度讨论了输出驱动器电路的设计方法,提出了一种用于改善输出驱动电路同步开关噪声性能的OCD输出驱动电路的设计,并给出了实际的OCD电路。     

用于减小同步开关嗓声的OCD输出驱动电路的设计

分析了同步开关噪声产生的机理,从电路设计技术角度讨论了输出驱动器电路的设计方法,提出了一种用于改善输出驱动电路同步开关噪声性能的ＯＣＤ输出驱动电路的设计,并给出了实际的ＯＣＤ电路。     

深亚微米CMOS IC抗噪声ESD保护电路的设计

CMOS工艺技术缩小到深亚微米阶段，电路的静电(ESD)保护能力受到了更大的限制。因此，需要采取更加有效并且可靠的静电放电保护设计。文章提出了一种新型的ESD保护电路，以LVTSCR结构为基础，结合栅耦合技术以及抗噪声干扰技术。这种新型电路即使被意外触发也不会引起闩锁效应，提高了ESD保护电路的可靠性，实现了全芯片保护。     

CMOS电路反向电压保护方法

本文提出并分析了能保护CMOS电路不受外围连接错误(如电源电压的反向等)影响的几种电路结构。找到了能够保护输入连接、输出连接以及电源电压连接的任何转换,使其不敢损坏电路的方法。设计目的是不管芯片的外围电路怎样连接,都能防止其发生永久性的损坏。通过分析和实验,发现这一目标是可以实现的。     

高速多芯片组件同步开关噪声的二维特征法全波分析

高速多芯片组件（ＭＣＭ）广泛用于高复杂的系统中，而其中的同步开关噪声（ＳｉｍｕｌｔａｎｅｏｕｓＳｗｉｔｃｈｉｎｇＮｏｉｓｅ）是影响系统功能的重要因素，本文采用二维电磁模型模拟ＭＣＭ电源，接地板同步开关噪声，文中提出了一种新的时域电磁问题的数值方法－特征法，并用于求解上述问题，所得结果与ＦＤ－ＴＤ计算的结果和文献报道一致。     

CMOS电路的低功耗设计技术

ＣＭＯＳ集成电路随着规模和速度的迅速提高以及在便携式电子产品中的广泛应用，电路功耗已成人们关注的关键问题。本文重点叙述了降低ＣＭＯＳ电路功耗的主要途径和低功耗设计技巧。     

用于测试CMOS输出驱动器电流变化率的新电路

提出了一种新的用于测试 CMOS输出驱动器电流变化率的电路结构 .它把片上电感引入到测试系统中作为对实际封装寄生电感的等效 ,从而排除了测试时复杂的芯片 -封装界面的影响 .这种电路结构不仅可以用于实际测算输出驱动器的性能指标 ,还可以用于研究 VL SI电路中的同步开关噪声问题 .该设计方法在新加坡特许半导体公司的 0 .6μm CMOS工艺线上进行了流片验证 .测试结果表明 ,这一测试结构能有效地表征 CMOS输出驱动器的电流变化率的性能指标和 VL SI电路中的同步开关噪声特性     

用于测试CMOS输出驱动器电流变化率的新电路

提出了一种新的用于测试CMOS输出驱动器电流变化率的电路结构．它把片上电感引入到测试系统中作为对实际封装寄生电感的等效,从而排除了测试时复杂的芯片-封装界面的影响．这种电路结构不仅可以用于实际测算输出驱动器的性能指标,还可以用于研究VLSI电路中的同步开关噪声问题．该设计方法在新加坡特许半导体公司的0.6μm CMOS工艺线上进行了流片验证．测试结果表明,这一测试结构能有效地表征CMOS输出驱动器的电流变化率的性能指标和VLSI电路中的同步开关噪声特性．     

一种减小工艺参数影响的CMOS集成电流源设计方法与电路实现

本文利用Vtp提取电路、能隙基准电压源电路以及运算放大电路设计了一种电流源电路。使用CADENCE SPECTRE仿真工具进行仿真，在TSMC 0.35μm工艺的五种工艺边界条件TT、FF、FS、SF、SS)下，该电路输出电流变化小于8％，并且在同一工艺边界条件下输出电流随温度(—40～85℃)变化小于3％。     

高速集成电路系统中同步开关噪声分析

文章首次利用部分元等效电路(PEEC)方法分析高速集成电路系统中同步开关噪声。该方法与其它等效电路方法及全波分析方法相比,简单、效率高,并可以和无源电路阶数缩减方法结合,进行大规模缩减,从而进一步提高计算速度。通过分析电路中两种典型结构体(电源／接地板,电源板／信号线／接地板)未加去耦电容和加上去耦电容后同步开关噪声,表明这种方法具有高效性。     

CMOS电路数字密码锁的设计

数字密码锁具有操作简便、保密性好等特点,而采用ＣＭＯＳ集成电路组成数字密码锁控制装置,更兼有电源范围宽、功耗低和工作可靠的优点,可广泛用于家庭及保险箱柜等场合,是目前比较理想的保安锁具。１．　控制要求数字密码锁的实际控制对象是电磁锁的电磁线圈,可规定线圈断电为落锁或加锁,线圈通电为开锁。电磁线圈一般为交流线圈（特殊情况下也可采用直流线圈）,可用数字密码电路驱动中间继电器来控制其电流通断。本文所述ＣＭＯＳ电路数字密码锁能满足下列控制要求：（１）该锁具有可重复８位密码开启功能,且在输够８位密码后进行…     

基于时序特征的CMOS施密特电路开关级设计

根据施密特电路对输入信号具有二种检测阈值的工作特点 ,提出了施密特电路与用作存贮元件的触发器之间具有相同的时序特征。利用时序电路的设计方法 ,系统地研究了传统的 CMOS施密特电路的各种设计 ,并发现了一些新的设计方案。 PSPICE模拟证明所设计的电路具有理想的施密特电路特性     

一种抑制同步开关噪声的改进总线翻转编码方法

提出了一种改进总线翻转编码方法,用于抑制高速集成电路系统中的同步开关噪声.该方法可以显著减少总线平均翻转比特位数,同时尽可能使总线相邻位保持奇模传输,有利于改善信号完整性.利用FPGA实现了提出的改进总线翻转编码模块.物理实验表明,相对总线翻转编码,该方法以功耗稍有增加的代价,可取得平均翻转数量减少15.17%、电源波动噪声减小22.34%的编码增益.     

一种高性能CMOS带隙电路的设计

文章提出一种CMOS带隙参考源（BGR）电路设计，它可以在很宽的电压范围内有效的工作，能够在12．8V，10V范围内实现稳定工作，抗干扰能力强，结构相对简单，由CMOS运放，二极管以及电阻组成，用常规的0．6um CMOS工艺制作，在模拟环境下仿真结果表明其最小工作电压为2．75V，完全能够满足锁相环设计的要求。     

PEEC结合有理缩减技术分析高速集成电路中同步开关噪声

利用部分元件等效电路（ＰＥＥＣ）方法分析高速集成电路系统中同步开关噪声,该方法相对其它等效电路方法及全波分析方法,具有简单、效率高,并可以和无源电路阶数缩减方法结合,进行大规模缩减,从而进一步提高计算速度。通过对电路中两种典型结构体（电源／接地板,电源板／信号线／接地板）上同步开关噪声的分析,表明这种方法是分析高速集成电路中同步开关噪声的高效方法。     

CMOS数字集成电路：分析与设计（第三版）（中文版）

内容简介：本书集中讲述CMOS数字集成电路，反映现代技术的发展水平，提供电路设计的最新资料。本书共有15章。前半部分详细讨论MOS晶体管相关特性和工作原理、基本反相器电路设计、组合逻辑电路及时序逻辑电路的结构与工作原理。后半部分介绍应用于先进VLSI芯片设计的动态逻辑电路，先进的半导体存储电路，低功耗MCMOS逻辑电路，双极性晶体管基本原理和BiCMOS数字电路设计，芯片的I／O设计，电路的可制造性设计和可测试性设计等问题。     

全集成2.4 GHz CMOS对称式收发开关的设计

文章设计了一种应用于无线通信的2．4GHz全集成对称式串并型射频收发开关，详细分析了影响这种射频收发开关性能的各种因素，并采用了相应的优化方案。经仿真，在2．5V电压下获得了插入损耗1．0dB、隔离度30．5dB和1dB压缩点为16．1dBm的较好结果。该开关采用TSMC0．25μm工艺设计实现，版图面积(包括pad)为0．6mm^2。     

CMOS集成电路设计中电阻设计方法的研究

电阻在集成电路中有极其重要的作用。他直接关系到芯片的性能与面积及其成本。讨论了集成电路设计中多晶硅条电阻、MOS管电阻和电容电阻等3种电阻器的实现方法，论述了他们各自的优点、缺点及其不同的作用；介绍了他们各自的计算方法并给出了MOS管电阻与电容电阻的实现方法。并对实例进行了详细的分析，比较了不同电阻在面积上的不同。能更好地了解不同电阻在不同情况下的使用。对MOS管实现交流电阻中出现的体效应给出了解决方法。     

CMOS电路的非常规设计

我们知道,各种半导体器什都有它们自己的主要特性和应用目标。例如,晶体管以其电流放大能力为主要特征,从而用来组成各种各样的放大器、振荡器、变换电路等;二极管则以其单向导通特性而被广泛地用于整流、检波线路之中;CM08门具有陡直的传输特性和高的噪声容限,可组成各种逻辑线路。与此同时,聪明的设计者并没有忽略这些器件的并不引人注目的一些附加特性。例如,当他们了解到晶体管eb结的反向击穿特性后,将其当稳压管用,取得了理想的效果;CMOS门的传输特性中的线性部分