CMOS SRAM存储单元研究

阐述了采用１．０μｍ ＣＭＯＳ技术制作的２５６ｋ ＳＲＡＭ的存储单元。论述了存储单元的性能在ＣＭＯＳ ＳＲＡＭ中的重要性，分析了存储单元的工作原理，结构和主要参数性能。文章对几种类别的ＣＯＭＳ ＳＲＡＭ存储单元进行了分析比较，推测了技术发展趋势。     

一种基于基本结构的CMOS CAM单元的优化设计

本文对采用0．18μm CMOS工艺设计的CAM存储单元的结构、工作原理和性能进行了分析和优化，并给出HSPICE仿真的结果，从仿真波形可以看出优化的合理可行。此CAM已成功地应用于CPU的存储器中。     

CMOS存储单元的开路故障可测性设计

在CMOS电路中,静态寄存器和触发器的某些电路分支的开路故障是不可检测的。当这些电路分支发生开路故障时,静态电路就变为动态电路,使故障的检测变为不可能。事实上,大部分时序存储器中的不可检测开路故障都属于这一类。针对这一情况,本文提出了可使该类故障变为可测的设计方法,并给出了两个开路故障完全可测的触发器电路。     

用FPGA实现较大规模的CAM

介绍了一种利用Xilinx公司FPGA中分布式RAM来实现 10 2 4× 2 8bitCAM的方法。该方法有效利用了FPGA中的资源 ,使得在FPGA中构造较大规模CAM成为可能。使用该方法构造的CAM具有灵活方便、扩展性强、工作时钟频率高、写入需 1个时钟周期、查询需 18个时钟周期等特性。针对该CAM查询周期较长的缺点 ,在ATM应用中 ,提出一种对ATMheader进行预处理来提高CAM利用率的方法 ,使该CAM实现 5 0 0万次 /s查表操作。     

如何在BIOS中对CMOS参数进行正确设置

随着计算机技术的飞速发展和应用的普及,大量的中高档微机进入企事业单位,广大用户对BIOS中种类繁多的CMOS设置参数往往不太了解,对于一些重要的参数不知如何进行修改、设置,从而使机器不能正常工作或运行速度无法得到尽可能的提高。下面根据本人多年的微机工作经验,对     

高性能路由器中CAM控制器的设计

CAM以强大的查表性能,被广泛应用到高性能路由器中.按照定制的CAM存储体规范,提出了一个详细的CAM控制器的设计方案.该方案可以对8级CAM存储体进行控制,每个存储体可以配置独立的ID值,支持只对具有某一ID值的CAM块进行独立的搜索操作.搜索操作能够给出最高优先级匹配的命中结果.采用8级流水结构对8个存储体进行控制.搜索指令与搜索指令背靠背执行时,只需要间隔一个空周期,实现了快速的搜索操作.     

CMOS数字电路的速度功耗优化设计

在既定工艺条件下,改善电路性能可以通过改进要用不同的时钟技术,以及调整电路的器件尺寸来实现;改进电路,可以提高电路速度,减小或消除时钟偏差问题,选择适当的时钟技术,能够满足功耗、速度或可靠性等方面的不同要求;在优化程序的帮助下,调整器件尺寸能大大减小电路面积并改善电路性能。文中对以上几个方面进行理论分析和计算机模拟,得到有有关高速ＣＭＯＳ电路的选择原则和设计方法。     

CMOS集成电路的功耗优化和低功耗设计技术

总结了当前已发展出的各个层次的CMOS低功耗设计技术和低功耗设计方法学的研究进展.重点介绍了时序电路的优化、异步设计、高层次电路设计和优化技术.     

折叠式共源共栅CMOS LNA的优化设计

基于TSMC 0．18μm CMOS工艺,采用折叠式共源共栅式结构,设计了工作于1．5GHz,电源电压为1．5V的低噪声放大器。采用此结构可以显著增大截止频率,从而可以改善噪声系数。本文主要从结构出发,均衡了噪声系数,阻抗匹配,增益以及线性度,并在ADS仿真平台上进行了优化与仿真模拟,在中心频率处,噪声系数为0．617dB,增益S21为31．713dB,输入反射系数S11为-21．548dB,1dB压缩点为-11dBm。其仿真结果与设计指标基本一致。     

一种CMOS超宽带LNA的优化设计方法

 为实现性能更优的超宽带(UWB)射频前端低噪声放大器(LNA),本文提出了一种通用的基于CMOS工艺的超宽带LNA优化设计方法.基于源端电感负反馈的LNA电路模型,本文提出利用最优化的数学方法分别确定晶体管尺寸、输入匹配网络和负载网络各元件参数的方法,实现了较好的输入阻抗匹配,达到了较高的增益、较好的增益平坦度以及优秀的噪声系数,并具有较低的功耗;本设计方法所用无源元件不但适宜CMOS集成,而且对工艺偏差具有一定的忍耐力.仿真结果说明用上述方法设计的超宽带LNA在工作频带内能够达到预期的各项性能要求.     

COMS LNA的ADS设计研究

结合一个具体的低噪声放大器(LNA)设计实例,介绍了如何运用射频设计软件ADS(Advanced Design System)对CMOS低噪声放大器进行电路设计和仿真。设计中先初步构建了一个共源共栅结构的低噪声放大器电路,然后利用ADS对电路进行调试和优化,结合调试的过程说明了使用ADS的一些方法和技巧,并且最终设计出低功耗、低噪声、高增益、高稳定性的低噪声放大器,仿真的各项参数都达到了预期的指标要求。     

20万门CMOS门阵列设计技术

本文主要介绍0.8umCMOS门阵列的设计技术,包括建库技术,可测性设计技术、时钟设计技术、电源、地设计技术、电路结构优化、余量设计技术等,最后介绍了20万门母片及电路的主要参数。     

CMOS电路混合整数最优化及设计方法

本文给出了一类CMOS门电路的最优设计问题,并给出了在一定约束条件下最大倒相链级数优化的混合整数优化模型。根据一种连续整数规划求解方法,本文提出了对CMOS电路混合整数优化的设计方法和步骤。最后,本文给出了一个实际的设计结果。     

一种基于CAM的数据包分类引擎的设计

随着网络速度的提升,对数据包进行线速分类变得越来越具有挑战性.本文提出了一种基于CAM的数据包分类引擎的ASIC实现方案,达到了双路OC-48流量的线速查找性能.另外该方案使用规则表来控制用于查找的关键字的生成,使分类引擎具有较强的灵活性和可扩展性.     

CMOS 射频低噪声放大器的设计

讨论了CMOS射频低噪声放大器的相关设计问题,对影响其增益、噪声系数、线性度等性能指标的因素进行了分析,并综述了几种提高其综合性能指标的方法。在此基础上,采用SMIC0．25μm CMOS工艺库,给出了3．8GHz CMOSLNA的设计方案。HSPICE仿真结果表明：电路的功率增益为13．48dB,输入、输出匹配良好,噪声系数为2．9dB,功耗为46．41mw。     

低功耗CMOS集成运算放大器的研究与设计

基于0.35μm N阱硅栅CMOS标准工艺,设计了一个工作电压为±2.5 V的CMOS两级全差分运算放大器。通过采用密勒电容和调零电阻串联的补偿电路,有效地改善了电路的频率响应特性,提高了转换速度,使该两级运算放大器在获得较大输入共模范围和输出摆幅的同时,还获得了较高的增益及相位裕度,满足便携式电子产品的低功耗、高性能要求。Cadence SpectreBSIM3V3模型仿真结果表明,在10 GΩ负载电阻和1 pF负载电容并联的条件下,该两级运算放大器的功耗为3 mW,开环直流电压增益为73 dB,单位增益带宽达到90 MHz,相位裕度为47°。     

一种高速CMOS电荷泵锁相环设计

文章描述了一种高速CMOS电荷泵锁相环设计与仿真。电路设计基于TSMC 2．5V 0．25μm CMOS工艺。用Cadence Artist Analog对电路仿真的结果显示,用它可以实现快速锁定和较低的功耗。