一种新型宽频域全数字锁相环的研究与设计

针对传统锁相环研究中电路结构复杂、鉴相精度不高、锁相范围窄等问题,提出一种新型全数字锁相环。与传统锁相环相比,鉴相模块中的时间数字转换电路能将鉴相误差转换为高精度数字信号,一种双边沿触发的数字环路滤波器取代了传统的数字环路滤波器的电路结构,采用可变模分频器来替换传统的固定模分频器。应用EDA技术完成了系统设计,并采用QuartusⅡ软件进行了系统仿真验证。仿真结果表明:该锁相环锁相范围约为800 Hz~1 MHz,系统锁定时间最快为10个左右输入信号周期,且具有锁相范围大、精度高、电路结构简单和易于集成等特点。     

全数字锁相环的设计及分析

提出了一种利用FPGA设计一阶全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,接着利用VHDL语言完成各个模块的设计,并给出了工作时序图,最后在理论分析的基础上建立了一阶全数字锁相环的数学模型。仿真实验验证了这种全数字锁相环实现的可行性,实验结果与理论分析基本一致。     

基于FPGA的高阶全数字锁相环的设计与实现

提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法，具有电路结构简单、摔制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字锁相环的系统结构和工作原理，对其性能进行了理论分析和计算机仿真。应用EDA技术设计了该系统，并用FPGA实现了其硬件电路。仿真和硬件测试结果证实了该设计的正确性。     

基于自适应比例积分控制的全数字锁相环

针对传统锁相环所存在的锁相范围窄、环路带宽和控制参数固定、以及提高锁相速度与减小稳态误差相互制约等问题,提出了一种新型带宽自适应全数字锁相环。该系统采用比例积分控制与自适应控制相结合的复合控制方式,其中自适应控制器可根据锁相过程的鉴频鉴相信息,自动调整数字滤波器的控制参数,实现对环路的实时控制。采用理论分析与硬件电路设计相结合的方法进行了系统设计,并用FPGA予以实现。系统仿真与硬件电路测试结果证实了设计方案的正确性。该锁相环的自由振荡频率可随输入信号频率的变化而改变,具有电路结构简单、锁相范围广、锁定速度快和稳态误差小等特点。     

基于可编程器件的任意进制计数器的设计方法

采用可编程器件设计电路,利用MAX＋plusⅡ设计软件中LPM元件库所提供的lpm_counter元件．实现任意进制计数器的设计。该计数器电路与结构无关,可编程器件的芯片利用率及效率达到最优,加快复杂计数器设计进程．减少调试时间,优化系统设计。     

基于FPGA的高性能全数字锁相环设计与实现

本文提出了一种适用范围广泛的全数字锁相环(ADPLL)实现方法,在锁相环输入频率未知的情况下,实现锁相锁频功能.本文从全数字锁相环的基本实现方式入手,进行改进,并使用VHDL语言建模,使用FPGA进行验证.     

基于FPGA的全数字锁相环的设计

简单介绍了全数字锁相环(ADPLL)的结构和工作原理,提出一种在FPGA的基础上可增大全数字锁相环同步范围的设计方法,并给出了部分verilog HDL设计程序的代码和仿真渡形.     

基于可编程器件的任意进制计数器的设计方法

采用可编程器件设计电路,利用MAX+plus Ⅱ设计软件中LPM元件库所提供的lpm_counter元件,实现任意进制计数器的设计.该计数器电路与结构无关,可编程器件的芯片利用率及效率达到最优,加快复杂计数器设计进程,减少调试时间,优化系统设计.     

全数字锁相环的设计

文章提出了一种运用Verilog硬件描述语言实现全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,在理论分析的基础上建立了一阶全数字锁相环的数学模型,并给出了部分Verilog设计程序代码和电路系统的仿真结果,通过仿真结果对锁相环系统进行了简要的性能分析。     

基于FPGA的全数字锁相环设计

介绍了全数字锁相环的基本构成,分析了各个模块的工作原理,采用Verilog硬件描述语言进行建模,并运用Xilinx公司的ISE Design Suite 14.3软件进行设计仿真及FPGA的硬件验证。     

低功耗可编程吞脉冲计数器设计

介绍了一种基于0.18μm CMOS工艺的频率合成器子电路吞脉冲计数器的设计方法,并对电路功耗进行了优化.仿真结果表明,该计数器可与双模预分频器构成分频比连续变化的可变分频器,系统最高工作频率为7.5GHz,双模预分频器为采用相位切换结构的16/17预分频器,吞脉冲计数器部分最高工作频率为700MHz,电源电压2V,消耗电流小于0.4mA.     

基于PI控制的全数字锁相环设计

针对以往全数字锁相环研究中所存在电路结构复杂、设计难度较大和系统性能欠佳等问题,提出了一种实现全数字锁相环的新方法。该锁相环以数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。应用EDA技术完成系统设计,并进行计算机仿真。仿真结果表明:在一定的频率范围内,该锁相环锁定时间最长小于15个输入信号周期,相位抖动小于输出信号周期的5%,且具有电路结构简单、环路性能好和易于集成的特点。     

基于VHDL语言的数字时钟设计

介绍了VHDL语言的特点及优势,表明了EDA技术的先进性,采用自上而下的设计思路,运用分模块的设计方法设计了数字时钟系统,并在QuartusⅡ环境下进行编译和仿真,完成了24 h计时和辅助功能设计,证明了方案的可行性,体现出了"硬件设计软件化"的新趋势。     

基于FPGA与8051IP核的宽带数字频率计系统设计

本系统将FPGA（现场可编程门阵列）引入作为数字频率计的数据处理核心,提升了数字频率计的整体性能。待测信号送入前置模拟信号调理电路进行放大、整形等处理后,转化为同频率逻辑电平信号,在FPGA芯片中嵌入增强型8051 IP 核,完成测量、处理、显示工作。经实验证明,本系统设计可以精准地完成对频率、占空比、时间间隔的测量。     

基于EDA技术的数字系统设计

介绍了EDA（电子设计自动化）技术的发展过程和基本特征,然后以EDA技术作为开发手段,基于硬件描述语言VHDL,以可编程逻辑器件CPLD为核心,实现了一个数字系统的设计。结果表明使用EDA技术进行数字系统设计可以大大地简化硬件电路的结构,具有可靠性高,灵活性强等特点。     

基于FPGA的全数字锁相环设计与实现

针对模拟锁相环抗干扰能力差、可靠性不高,生产成本过高的弱点,采用Verilog编程语言,通过Quartus ii软件仿真,设计了一款基于FPGA的全数字锁相环。该锁相环能对输入数字信号进行快速地位同步时钟提取,并已经应用于以Altera公司生产的Cyclone iii系列FPGA芯片[1]为核心的软件无线电硬件平台的时钟同步提取当中。     

基于VHDL的数字频率计的设计与实现

介绍一种基于VHDL的采用自顶而下(up to bottom)设计方法实现的数字频率计。该设计方法与传统的设计方法相比，具有外围电路简单，程序修改灵活和调试容易等特点。特别是在设计的初期阶段可以通过软件仿真来预知设计方案的可行性，便于及时的调整设计方案，避免了传统方法中到项目开发的后期才发现方案不妥，从而造成人力、物力的浪费。同时，在本设计中用到的CPLD器件运行稳定可靠，可反复擦写，便于系统的维护与更新。