存储器管理单元设计

文章主要介绍了一款RISC结构CPU的存锗器管理单元的设计。对存储器管理单元的地址转换机制设计进行了详细的介绍。     

存储器管理部件的设计实现

主要介绍了一款32b的RISC结构CPU的存储器管理部件的设计。在对存储器管理部件的原理，存在的必要性等方面进行介绍的基础上，对设计的存储器管理部件的结构，3种地址转换机制：实地址转换、块地址转换及段页式地址转换，以及部分单元电路等方面进行了详细的介绍。     

带有块锁定保护的闪速存储器

Ｘｉｃｏｒ公司生产的闪速存储器Ｘ２４Ｆ０６４／０３２／０１６可小扇区擦写并可进行块锁定，同时具有软硬件方式保护功能，本文介绍了它们的工作原理、读写操作方法及片内可编程保护寄存器实现块锁定、软硬件写保护功能的编程方法。     

64位RISC微处理器的结构设计

文章介绍了一种64位RISC微处理器的结构设计。采用MIPS指令集，详细分析该处理器的各主要功能单元．五级流水线控制，并对该设计中潜在流水线冒险问题提供完整解决方案，最后通过在线仿真调试及配置FPGA验证了设计的正确性。     

大容量存储器集成电路的测试

介绍了有关大容量存储器集成电路测试系统的软件原理和硬件构成,对大容量存储器集成电路的测试方法作了初步探讨,希望对实现实验室精确测试和生产中大批量芯片中测和成品测试有所帮助。     

带有块锁定保护及SPI接口的闪速存储器X25F064／032／016／008

Ｘｉｃｏｒ公司生产闪速存储器Ｘ２５Ｆ０６４／０３２／００８可小扇区擦写并可进行块锁定保护。该系列闪速存储具有ＳＰＩ接口,易于与各种单处机芯片联接实现读写编程。本文介绍其工作原理及编程方法。     

基于SOC的嵌入式存储器故障修复策略

随着SOC芯片故障概率的增加,嵌入式存储器的修复变得越来越重要.介绍了嵌入式存储器修复技术的基本原理,分析了现行各种修复策略,并指出了各自的优缺点,讨论了其发展方向.     

电可擦除存储器单元的模型

本文采用绝大多数模拟器中已有模型的器件建立ＥＥＰＲＯＭ单元器件的等效电路的模型,利用本模型对ＥＥＰＲＯＭ单元的擦、写、读进行了任意组合的瞬态模拟,论文用实例验证了模型的正确性     

FPGA中嵌入式块存储器的IP软核设计

以集成电路的快速发展与广泛应用为契机,针对FPGA开发过程中IP软核可复用的特点,提出一种提升FPGA嵌入式块存储器工作频率的IP软核设计方法。利用软件对不同读写类型和不同输入位宽的数据进行预处理,获取所需的硬件资源开销,并生成相应的硬件描述语言。IP软核设计时,在使用固定硬件资源的情况下,通过优化数据预处理方法,以及改变在综合阶段布局布线的处理结果,提高了工作频率。对设计的IP软核进行测试验证,结果表明,该设计方法生成的IP软核的功能和性能指标均符合设计要求,其工作频率最高可提升25.56%。     

一种用于ARM处理器的增强DSP乘加单元

介绍了一种应用于ARM处理器的增强DSP功能乘加单元。为了减小乘加指令的周期数,采用了两个并行16×16位乘加单元构成的单指令多数据(SIMD)结构,可以通过适当的配置支持16到32位的各种乘加运算以及16位的复数乘法。理论分析表明,这种乘加单元与传统的单指令单数据(SISD)结构相比在周期数上有明显的减小。尤其对于16位乘加及16位复数乘法,其所需周期数分别只有ARM1022E的1/4和1/3。0.35mm的标准单元库实现表明该乘加单元可以工作在120MHz,使得其非常适合数字信号处理的应用。     

A 6-ns cycle 256-kb cache memory and memory management unit

A 6-ns cycle, 7.7-ns access cache memory and memory management unit (CAMMU) chip has been developed. The circuit includes two 5-ns 128-kb cache memories, two 4-ns 64-entry fully associative translation lookaside buffers (TLBs), two 4-ns 64-line tag RAMs, comparators, registers, and control logic. The TLB design contains a line encoder and valid bits with flash clear. Timing control allows read, write, associative accesses, and invalid search accesses with identical timings. The two caches time-share data input and sense amplifier circuits for improved density, and they are pipelined to allow a new access to start before the previous access is complete     

A content addressable memory management unit with on-chip datacache

The design of a single chip (WE-32201) that includes both a content-addressable memory-based management unit and a large data/instruction cache is described. The chip belongs to AT&T's WE-32200 chip set and is fabricated using a 1 μm twin tub CMOS process. It boosts the performance of the entire chip set significantly by providing high memory bandwidth and virtual-memory-management support. The combination of high-performance circuit design and system architectural design techniques makes the chip a major enhancement to the chip set     

The investigation on sensitive mapping of memory cell in microprocessor

The single event effects of the sensitivity of a circuit are investigated on a 32-bit microprocessor with a five-stage instruction pipeline by pulsed laser test. The investigation on sensitive mapping of the memory cell is illustrated and then the comparison between the sensitive mapping and the layout of the circuit is made. A comparison result indicates that the area of the sensitive node in sensitive mapping is just the location of the drain in the layout. Therefore, SEE sensitivity in sensitive mapping fits well with that in the physical layout of functional units, which can directly and objectively indicate the size and distribution of sensitive areas. The investigation of sensitive mapping is a meaningful way to verify the hardened effect and provide a reference for improving hardened design by combining with the physical layout.     

基于SCCⅡ芯片的数据保护方案的设计与实现

SCCⅡ芯片是一款以国产高性能低功耗32位RISC处理器C*Core为基础开发的,具有RSA/DES/ECC等加解密功能的安全芯片。由于该芯片主要应用于信息安全领域,其对于存放于片内Flash的数据安全性有着很高的要求。介绍了一种利用SCCⅡ的MMU模块实现的针对该安全芯片的片内数据保护的方案,它可以广泛应用于USB Key、智能卡、终端加密机等设备上,为芯片提供更高的安全级别。     

基于Rabbit 3000的BootLoad分析

介绍了Rabbit 3000 CPU中BootLoad的工作原理及方法,通过分析其物理地址与逻辑地址映射关系,指明了内存映射的注意要点,对作为内核BIOS引导程序的BootLoad启动过程以及结构框架进行详细的分析,同时对BIOS在启动过程中完成的任务进行详细的描述并给出了相应的流程。     

A low-power 2.5-GHz 90-nm level 1 cache and memory management unit

The design of a 90-nm virtually addressed cache subsystem with separate 32-kB instruction and data caches is described. The circuits and microarchitecture are illustrated, including architecture level trace data validating low-power features and provisions to support snooping while maintaining the latency and power of virtual addressing. Low-power memory management unit design including a translation lookaside buffer with process identifier mapping is also described. Level 1 caches with support for high bandwidth, single cycle 256 bit fill and evict, as well as features for low power are also described. The design approaches are validated through both simulation and experimental results.     

基于微处理器的教室智能用电管理系统

随着国内高校规模的不断扩大,高校教学楼数量激增,相应的电费支出已经非常庞大。但事实上,高校教学楼在用电方面却存在诸多问题,体现为电能的巨大浪费,这必须引起足够的重视。针对大学教室在用电管理方面存在的不足,设计了一种教室智能用电管理模拟系统。本系统采用单片机STC89C52作为核心部件,运用红外感应计数以及单片机之间的无线通信,能有效地对教室进行合理的用电管理,实用性强。     

CRISP: a pipelined 32-bit microprocessor with 13-kbit of cache memory

The implementation and architecture of a 172, 163-transistor single-chip general-purpose 32-b microprocessor is described. The 16-MHz chip is fabricated using a single-metal double-poly 1.75-/spl mu/m CMOS technology and is capable of a peak execution rate of over one instruction/clock. Multiple on-chip catches, pipelining, and a one-cycle I/O protocol are utilized.     

无线传感网络节点内存管理机制的研究与设计

针对现有无线传感器网络(Wireless Sensor Networks,WSNs)节点片上RAM（随机存储器）利用率低的特点,设计了一种基于链表的改进型内存管理方案。该方案以事件驱动开发模式为程序运行的前提,在将RAM划分为静态内存空间和动态内存空间之后,通过内存隔离技术,实现内存管理结构与内存空间在实体内存中的分离,从而达到提高节点内存利用率的目的。经测试,写内存的平均速率能够达到500kb/s,而在开启内存交换功能时,实际内存的使用率接近80%。最终为提高节点内存利用率提供了一种良好的解决方案。