高速流水线浮点加法器的FPGA实现

浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证,该设计运算精度可达104,而且设计结构合理,可用于中高速信号处理系统之中。     

DSP中的浮点与定点比较

介绍目前常用的DSP定点数据格式和浮点数据格式,对比两种数据格式的优缺点,提出了对其适用场景和格式选型的相关建议。     

一种深度流水线的浮点加法器

随着数字信号处理技术的发展,FPGA正越来越频繁地用于实现基于高速硬件的高性能的科学计算.本文通过增加浮点加法器的流水线级数来提高其单位时间的吞吐量,探讨了充分利用FPGA内部丰富的触发器来提高系统主频的可行性.提出了一种指数和尾数操作、加法和减法操作均分离的多路径浮点加法器结构,对于单精度(32位)的操作数,采用Altera公司的StratixⅡ系列芯片,8级流水线可以达到356 MHz以上的速度.     

一种新的基于FPGA的数据格式转换方法

针对目前多数的FPGA都支持浮点IP核,却较少关注数据源获取的问题,提出了一种数据格式转换方法。使用VHDL语言,采用流水线处理方式将ASCII码所表示的一定范围内的实数转换为单精度浮点数。经过ModelSim功能仿真和实际下载验证,该设计的转换时间可达10-1μs量级。利用Matlab对转换结果进行分析验证,该方法的转换精度可达10-9。在此采用的设计结构合理,可为浮点IP核提供数据源。     

一种基于FPGA的流水线8051 IP核的设计与实现

给出一种基于FPGA的8051MCU的IP核设计方案,指令集与标准8051系列处理器完全兼容。采用译码——执行两级流水结构,并通过了仿真与综合,理论速度较传统8051MCU有6¹0倍的提升。针对CISC流水线设计的复杂性,提出了一种高效的实现方案,可以使执行结构近满状态运行,且简便有效地解决了传统流水线所必须面对的三种冲突。设计采用Verilog HDL语言描述,并采用ModelsimSE 6.2进行功能和时序验证,将代码下载到Xilinx公司的FPGA上进行物理验证,测试了一个LED流水灯程序,结果表明软核达到了预期的效果。     

一种基于FPGA的并行流水线FIR滤波器结构

提出了一种在FPGA器件上实现的流水线并行FIR滤波器结构。首先比较了FIR滤波器三种硬件实现所用的资源,然后在理论上推出该流水线并行结构滤波器的实现方法及其可行性,给出了硬件实现模块。实验结果表明,这种改进滤波器结构实现的算法可以灵活地处理综合的面积和速度的约束关系,使设计达到最优。     

单精度浮点数FFT的FPGA实现

文中首先讨论了多种FFT算法及其基本原理,实现了基2频率抽取算法,采用单蝶形顺序处理的结构实现单精度浮点数FFT处理器。根据自顶向下的设计思想,将整个设计划分为6个子模块,分别对子模块进行设计,最后组合成FFT处理器。然后,文中介绍了浮点数加法器和浮点数乘法器的硬件实现,在其中引入流水线,大大提高了数据吞吐量,提高处理速度。在中间结果缓存单元的设计中,调用Altera IP Core中的三口RAM,能够同时读写数据,大大节省了运算时间。最后对FFT处理器进行了功能仿真和时序仿真,做了详尽的分析测试。结果表明,单精度浮点数FFT处理器达到了较高的运算精度,可稳定运行在62.5MHz,完成一次256点浮点数复数FFT运算需要33.056μs。与DSP和单片机实现的FFT相比,在性能上具有一定优势。     

粒子滤波算法中浮点指数函数的FPGA设计实现

浮点指数运算是粒子滤波算法中的关键运算之一,在信号处理等诸多领域有着十分重要的应用,通过分析Table-driven算法,给出基于Table-driven算法实现浮点指数运算的硬件结构,并以Verilog HDL进行建模仿真及综合,同时将仿真结果与浮点DSP C6701运算结果进行比较。结果表明基于FPGA的浮点指数运算在保持一定精度的条件下,可以获得更快的运算速度。     

浮点数乘法器的FPGA实现

研究并完成了基于FPGA的浮点乘法器的硬件实现,详细阐述了其原理,重点介绍了乘法器的结构并通过了数据验证。在MaxplusⅡ上完成了综合仿真测试。     

基于定点LMS算法的自适应天线阵技术及其FPGA实现

如何在满足实时性及精度的前提下实现LMS算法一直是工程上的难点。根据SINR（信干噪比）对天线阵元的输入信号进行了建模,提出一种适合于FPGA（现场可编程门阵列）实现的定点数制,并在满足算法实时性的前提下在FPGA上实现了LMS（最小均方）算法。测试结果表明采用这种定点数制的算法所形成的天线阵方向图具有较好的性能。     

基于FPGA的高速双精度浮点乘法器设计

设计了一种基于FPGA的高速双精度浮点乘法器．采用了基4Booth算法产生部分积,然后用优化的Wal—lace树阵列结构完成对部分积的累加得到伪和和伪进位,进而对伪和和伪进位采用了部分和并行相加得到最后尾数结果．采用了优化的5级流水线结构的设计在CycloneIIEP2C35F672C6器件上经过综合后运行频率可达123．32MHz．在同等优化下,相比于AlteraIP核在调用DSP乘法资源情况下运行速度提高大约11％,相比于不调用DSP乘法资源情况下运行速度提高大约67％．     

Matlab定点仿真在FPGA验证平台中的应用

无论在雷达系统还是在通信系统当中,对其各种信号处理方法进行仿真时,数据是以浮点形式参与运算,当把算法移植到硬件中实现时,数据是以固定长度的二进制形式参与运算。文中介绍如何利用Matlab定点工具箱实现数据的浮点到定点转换,并结合设计实例,阐明了定点仿真在FPGA验证平台中的应用。实践证明,进行定点仿真是FPGA实现的前提,同时还可以验证FPGA中运算结果的正确性。     

最佳精度定点运算的FPGA实现

目前,多数通用的FPGA芯片仅支持整数和标准逻辑矢量的运算。而整数运算的数值表示的范围小、精度低,一般不能满足数字滤波器及数字控制器的计算精度要求,因此使得FPGA实现的高速数值计算、数值分析和信号处理等方面的应用受到了限制。为改善FPGA在数字信号处理方面的适应性问题,文中研究了如何用硬件描述语言来实现最佳精度定点数的数值运算算法,其中重点阐述了定点数的表示、定标、保持最佳精度的定点数运算法则以及如何用VHDL语言实现宽位最佳精度的定点加法器和乘法器,并扩展到定点减法器和除法器。     

32位单精度浮点乘法器的FPGA实现

采用Verilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和Wallace树结构,提高了乘法器的速度.本文使用Altera Quartus II 4.1 仿真软件,采用的器件是EPF10K100EQ240-1,对乘法器进行了波形仿真,并采用0.5 CMOS工艺进行逻辑综合.     

基于CORDIC的一种高速实时定点FFT的FPGA实现

本文论述了一种利用CORDIC算法在FPGA上实现高速实时定点FFF的设计方案。利用CORDIC算法来实现复数乘法，与使用乘法器相比降低了系统的资源占用率，提高了系统速度[1]。设计基于基4时序抽取FFT算法，采用双端口内置RAM和流水线串行工作方式。本设计针对256点、24位长数据进行运算，在XilnxSpartan2E系列的xc2s300e器件下载验证通过，完成一次运算约为12μs，可运用于高速DSP、数字签名算法等对速度要求高的领域。     

基于FPGA的Bayer到RGB图像格式转换设计

利用FPGA处理数据量大、处理速度快,结合CMOS图像传感器MT9M001和BayerCFA格式图像的特点,设计一种基于FPGA的图像数据转换处理系统,提出用硬件实现Bayer格式到RGB格式转换的设计方案,研究CFA图像插值算法,实现基于FPGA的实时线性插值算法,对Bayer图像格式进行插值恢复全彩色图像,实现从黑白图像还原高清彩色图像。整个设计模块能够满足高帧率和高清晰的实时图像处理,占用系统资源很少,用较少的时间完成了图像数据的转换,提高了效率。     

单精度浮点加法器的FPGA实现

在FPGA上实现单精度浮点加法器的设计,通过分析实数的IEEE 754表示形式和IEEE 754单精度浮点的存储格式,设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程,依据此算法处理流程划分的各个处理模块便于流水设计的实现.所以这里所介绍的单精度浮点加法器具有很强的运算处理能力.     

32位定/浮点乘法器设计

针对 Wallace树连接线复杂度高 ,版图实现比较困难的缺点 ,提出了一种新的加法器阵列结构 .这种结构在规则性和连接复杂度方面优于 ZM树和 OS树 .同时提出一种新的 CL A加法器结构以提高乘法器的性能 .乘法器采用 1.5μm CMOS工艺实现 ,完成一次定点与浮点乘法操作的时间分别是 5 6 ns和 76 ns