SiC肖特基源漏MOSFET的阈值电压

SiC肖特基源漏MOSFET的阈值电压不同于传统的MOSFET的阈值电压.在深入分析工作机理的基础上,利用二维模拟软件ISE提取并分析了器件的阈值电压.对SiC肖特基源漏MOSFET的阈值电压给出物理描述,得出当源极载流子主要以场发射方式进入沟道,同时沟道进入强反型状态,此时的栅电压是该器件的阈值电压. 关键词： 碳化硅 肖特基接触 阈值电压     

高k栅介质对肖特基源漏超薄体SOI MOSFET性能的影响

研究了高k栅介质对肖特基源漏超薄体SOI MOSFET性能的影响.随着栅介质介电常数增大,肖特基源漏(SBSD)SOI MOSFET的开态电流减小,这表明边缘感应势垒降低效应(FIBL)并不是对势垒产生影响的主要机理.源端附近边缘感应势垒屏蔽效应(FIBS)是SBSD SOI MOSFET开态电流减小的主要原因.同时还发现,源漏与栅是否对准,高k栅介质对器件性能的影响也小相同.如果源漏与栅交叠,高k栅介质与硅衬底之间加入过渡层可以有效地抑制FIBS效应.如果源漏偏离栅,采用高k侧墙并结合堆叠栅结构,可以提高驱动电流.分析结果表明,来自栅极的电力线在介电常数不同的材料界面发生两次折射.根据结构参数的不同可以调节电力线的疏密,从而达到改变势垒高度,调节驱动电流的目的.     

环栅肖特基势垒金属氧化物半导体场效应管漏致势垒降低效应研究

结合环栅肖特基势垒金属氧化物半导体场效应管(MOSFET)结构, 通过求解圆柱坐标系下的二维泊松方程得到了表面势分布, 并据此建立了适用于低漏电压下的环栅肖特基势垒NMOSFET阈值电压模型.根据计算结果, 分析了漏电压、沟道半径和沟道长度对阈值电压和漏致势垒降低的影响, 对环栅肖特基势垒MOSFET器件以及电路设计具有一定的参考价值. 关键词： 环栅肖特基势垒金属氧化物半导体场效应管 二维泊松方程 阈值电压模型 漏致势垒降低     

高k栅介质对肖特基源漏超薄体SOI MOSFET性能的影响

研究了高k栅介质对肖特基源漏超薄体SOI MOSFET性能的影响.随着栅介质介电常数增大,肖特基源漏(SBSD) SOI MOSFET的开态电流减小,这表明边缘感应势垒降低效应(FIBL)并不是对势垒产生影响的主要机理.源端附近边缘感应势垒屏蔽效应(FIBS)是SBSD SOI MOSFET开态电流减小的主要原因.同时还发现,源漏与栅是否对准,高k栅介质对器件性能的影响也不相同.如果源漏与栅交叠,高k栅介质与硅衬底之间加入过渡层可以有效地抑制FIBS效应.如果源漏偏离栅,采用高k侧墙并结合堆叠栅结构,可以提高驱动电流.分析结果表明,来自栅极的电力线在介电常数不同的材料界面发生两次折射.根据结构参数的不同可以调节电力线的疏密,从而达到改变势垒高度,调节驱动电流的目的. 关键词： k栅介质')" href="#">高k栅介质 肖特基源漏(SBSD) 边缘感应势垒屏蔽(FIBS) 绝缘衬底上的硅(SOI)     

一个圆柱形双栅场效应晶体管的物理模型

圆柱形双栅场效应晶体管(CSDG MOSFET)是在围栅MOSFET器件增加内部控制栅而形成,与双栅、三栅及围栅MOSFET器件相比,圆柱形双栅MOSFET提供了更好的栅控性能和输出特性.本文通过求解圆柱坐标系下的二维泊松方程,得到了圆柱形双栅MOSFET的电势模型;进一步对反型电荷沿沟道积分,建立其漏源电流模型.分析讨论了圆柱形双栅MOSFET器件的电学特性,结果表明:圆柱形双栅MOSFET外栅沿沟道的最小表面势和器件的阈值电压随栅介质层介电常数的增大而减小,其漏源电流和跨导随栅介质层介电常数的增大而增大;随着器件参数的等比例缩小,沟道反型电荷密度减小,其漏源电流和跨导也减小.     

改进型异质栅对深亚微米栅长碳化硅MESFET特性影响

基于器件物理分析方法,结合高场迁移率、肖特基栅势垒降低、势垒隧穿等物理模型, 分析了改进型异质栅结构对深亚微米栅长碳化硅肖特基栅场效应晶体管沟道电势、 夹断电压以及栅下电场分布的影响.通过与传统栅结构器件特性的对比表明, 异质栅结构在碳化硅肖特基栅场效应晶体管的沟道电势中引入了多阶梯分布,加强了近源端电场; 另一方面,相比于双栅器件,改进型异质栅器件沟道最大电势的位置远离源端, 因此载流子在沟道中加速更快,在一定程度上屏蔽了漏压引起的电势变化,更好抑制了短沟道效应. 此外,研究了不同结构参数的异质栅对短沟道器件特性的影响,获得了优化的设计方案, 减小了器件的亚阈值倾斜因子.为发挥碳化硅器件在大功率应用中的优势,设计了非对称异质栅结构, 改善了栅电极边缘的电场分布,提高了小栅长器件的耐压.     

10 nm金属氧化物半导体场效应晶体管中的热噪声特性分析

随着金属氧化物半导体场效应晶体管(MOSFET)器件等比例缩小至纳米级的较小尺寸,一方面导致的短沟道效应已严重影响热噪声;另一方面使栅、源、漏区及衬底区的热噪声占有比越来越高,而传统热噪声模型主要考虑较大尺寸器件的沟道热噪声,且其模型未考虑到沟道饱和区.本文针对小尺寸纳米级MOSFET器件,并根据器件结构特征和热噪声的基本特性,建立了10 nm器件的热噪声模型,该模型体现沟道区、衬底区及栅、源、漏区,同时考虑到沟道饱和区的热噪声.在模型的基础上,分析沟道热噪声、总热噪声随偏置参量及器件参数之间的关系,验证了沟道饱和区热噪声的存在,并与已有实验结果一致,所得结论有助于提高纳米级小尺寸MOSFET器件的工作效率、寿命及响应速度等.     

氮化镓基高电子迁移率晶体管单粒子和总剂量效应的实验研究

利用重离子加速器和~(60)Co γ射线实验装置,开展了p型栅和共栅共源级联结构增强型氮化镓基高电子迁移率晶体管的单粒子效应和总剂量效应实验研究,给出了氮化镓器件单粒子效应安全工作区域、总剂量效应敏感参数以及辐射响应规律.实验发现, p型栅结构氮化镓器件具有较好的抗单粒子和总剂量辐射能力,其单粒子烧毁阈值大于37 MeV·cm~2/mg,抗总剂量效应水平高于1 Mrad (Si),而共栅共源级联结构氮化镓器件则对单粒子和总剂量辐照均很敏感,在线性能量传输值为22 MeV·cm~2/mg的重离子和累积总剂量为200 krad (Si)辐照时,器件的性能和功能出现异常.利用金相显微镜成像技术和聚焦离子束扫描技术分析氮化镓器件内部电路结构,揭示了共栅共源级联结构氮化镓器件发生单粒子烧毁现象和对总剂量效应敏感的原因.结果表明,单粒子效应诱发内部耗尽型氮化镓器件的栅肖特基势垒发生电子隧穿可能是共栅共源级联结构氮化镓器件发生源漏大电流的内在机制.同时发现,金属氧化物半导体场效应晶体管是导致共栅共源级联结构氮化镓器件对总剂量效应敏感的可能原因.     

强反型区下纳米MOSFET的射频噪声机理分析

为了有效地表征纳米MOSFET强反型区下的射频噪声特性,研究了其噪声建模的方法。在分析45 nm MOSFET射频小信号等效电路参数提取结果的基础上,建立了该器件漏极电流噪声的简洁模型。该模型完整地表征了决定45 nm器件噪声机理的三个组成部分:本征漏极电流噪声、栅极管脚寄生电阻热噪声和栅漏衬底寄生电磁耦合噪声。噪声测量在验证所建模型准确性和精度的同时,还表明:45 nm MOSFET的本征漏极电流噪声为受抑制的散粒噪声,并且随着栅源偏压的降低受抑制性逐渐减弱直至消失。     

小尺寸应变Si金属氧化物半导体场效应晶体管栅隧穿电流预测模型

小尺寸金属氧化物半导体场效应晶体管(MOSFET)器件由于具有超薄的氧化层、关态栅隧穿漏电流的存在严重地影响了器件的性能,应变硅MOSFET器件也存在同样的问题.为了说明漏电流对新型应变硅器件性能的影响,文中利用积分方法从准二维表面势分析开始,提出了小尺寸应变硅MOSFET栅隧穿电流的理论预测模型,并在此基础上使用二维器件仿真软件ISE进行了仔细的比对研究,定量分析了在不同栅压、栅氧化层厚度下MOSFET器件的性能.仿真结果很好地与理论分析相符合,为超大规模集成电路的设计提供了有价值的参考. 关键词： 应变硅 准二维表面势 栅隧穿电流 预测模型     

A 3D SiC MOSFET with poly-silicon/SiC heterojunction diode

A three-dimensional(3D)silicon-carbide(SiC)trench metal-oxide-semiconductor field-effect transistor(MOSFET)with a heterojunction diode(HJD-TMOS)is proposed and studied in this work.The SiC MOSFET is characterized by an HJD which is partially embedded on one side of the gate.When the device is in the turn-on state,the body parasitic diode can be effectively controlled by the embedded HJD,the switching loss thus decreases for the device.Moreover,a highly-doped P+layer is encircled the gate oxide on the same side as the HJD and under the gate oxide,which is used to lighten the electric field concentration and improve the reliability of gate oxide layer.Physical mechanism for the HJD-TMOS is analyzed.Comparing with the conventional device with the same level of on-resistance,the breakdown voltage of the HJD-TMOS is improved by 23.4%,and the miller charge and the switching loss decrease by 43.2%and 48.6%,respectively.     

Sensitivity of heavy-ion-induced single event burnout in SiC MOSFET

The energy deposition and electrothermal behavior of SiC metal-oxide-semiconductor field-effect transistor(MOSFET)under heavy ion radiation are investigated based on Monte Carlo method and TCAD numerical simulation.The Monte Carlo simulation results show that the density of heavy ion-induced energy deposition is the largest in the center of the heavy ion track.The time for energy deposition in SiC is on the order of picoseconds.The TCAD is used to simulate the single event burnout(SEB)sensitivity of SiC MOSFET at four representative incident positions and four incident depths.When heavy ions strike vertically from SiC MOSFET source electrode,the SiC MOSFET has the shortest SEB time and the lowest SEB voltage with respect to direct strike from the epitaxial layer,strike from the channel,and strike from the body diode region.High current and strong electric field simultaneously appear in the local area of SiC MOSFET,resulting in excessive power dissipation,further leading to excessive high lattice temperature.The gate-source junction area and the substrate-epitaxial layer junction area are both the regions where the SiC lattice temperature first reaches the SEB critical temperature.In the SEB simulation of SiC MOSFET at different incident depths,when the incident depth does not exceed the device's epitaxial layer,the heavy-ion-induced charge deposition is not enough to make lattice temperature reach the SEB critical temperature.     

电荷失配对SiC半超结垂直双扩散金属氧化物半导体场效应管击穿电压的影响

Si C半超结垂直双扩散金属氧化物半导体场效应管(VDMOSFET)相对于常规VDMOSFET在相同导通电阻下具有更大击穿电压.在N型外延层上进行离子注入形成半超结结构中的P柱是制造Si C半超结VDMOSFET的关键工艺.本文通过二维数值仿真研究了离子注入导致的电荷失配对4H-Si C超结和半超结VDMOSFET击穿电压的影响,在电荷失配程度为30%时出现半超结VDMOSFET的最大击穿电压.在本文的器件参数下,P柱浓度偏差导致击穿电压降低15%时,半超结VDMOSFET柱区浓度偏差范围相对于超结VDMOSFET可提高69.5%,这意味着半超结VDMOSFET对柱区离子注入的控制要求更低,工艺制造难度更低.     

Synthesis of nano-sized SiC precipitates in Si by simultaneous dual-beam implantation of C+ and Si+ ions

Nanometer-sized SiC precipitates were synthesized in situ in Si by simultaneous implantation of two ion beams of C⁺ and Si⁺ ions. The results of simultaneous dual-beam implantation are compared with those of sequential dual-beam ion implantation and of single-beam C⁺ ion implantation. Remarkable differences are observed regarding the content and the crystal quality of SiC precipitates as well as the defect structure of the Si substrate. The SiC precipitation during dual-beam synthesis is found to depend on the ion energy of the second beam and on the implantation mode, simultaneous or sequential. For suitable implantation conditions, simultaneous dual-beam synthesis can improve the in situ SiC formation in comparison to the single-beam synthesis. A higher density of SiC precipitates with better crystal quality was observed, whereas their size was not changed. The second ion beam enables a shift in the dynamic equilibrium of constructive and destructive processes for SiC formation. A model is proposed assuming that SiC precipitation preferentially proceeds in regions with vacancy defects. The implantation process itself creates vacancy-dominated and also interstitial-dominated regions. The balance of the local point-defect composition is shifted under the second ion beam. In this way, the conditions for SiC precipitation can be modified. Received: 18 February 2002 / Accepted: 17 May 2002 / Published online: 17 December 2002 RID="*" ID="*"Corresponding author. Fax: +49-351/260-3411, E-mail: koegler@fz-rossendorf.de     

An oxide filled extended trench gate super junction MOSFET structure

This paper proposes an oxide filled extended trench gate super junction (SJ) MOSFET structure to meet the need of higher frequency power switches application. Compared with the conventional trench gate SJ MOSFET, new structure has the smaller input and output capacitances, and the remarkable improvements in the breakdown voltage, on-resistance and switching speed. Furthermore, the SJ in the new structure can be realized by the existing trench etching and shallow angle implantation, which offers more freedom to SJ MOSFET device design and fabrication.     

Analysis of the effect of sidewall on the performance of 6H-SiC Schottky barrier source/drain NMOSFETs

Between source/drain and gate of SiC Schottky barrier source/drain MOSFET (SiC SBSD-MOSFET), there must be a sidewall as isolation. The width of sidewall strongly affects on the device performance. In this paper the effect of sidewall on the performance of 6H-SiC SBSD-NMOSFET is simulated with the 2D simulator MEDICI. The simulated results show that a sidewall with width less than 0.1μm slightly affects the device performance. However, when the width of sidewall exceeds 0.1μm, the conduction does not occur until the drain voltage is high enough and saturation current sharply decreases. The effect of the sidewall on device performance can be reduced by decreasing the doping concentration in the epitaxial layer.     

基于离子注入隔离的微缩化发光二极管阵列性能

基于F离子注入隔离技术实现一种新型微缩化发光二极管(micromicro-LED)阵列器件,并系统研究注入能量及发光孔径对micro-LED阵列器光电性能的影响.研究结果表明:相比于F离子50 ke V单次注入器件, 50/100 ke V两次注入器件具有更好的光电性能,器件反向漏电降低8.4倍,光输出功率密度提升1.3倍.同时,在不同的发光孔径(6, 8, 10μm)条件下,器件反向漏电流均为3.4×10–8 A,但正向工作电压随孔径增大而减小,分别为3.3, 3.1, 2.9 V.此外,器件不同发光孔径的有效发光面积比(实际发光面积与器件面积之比)分别为85%, 87%, 92%.与传统台面刻蚀micro-LED器件相比,离子注入隔离技术实现的micro-LED器件具有较低反的向漏电流密度、较高的光输出密度及有效发光面积比.     

固态Marx发生器的过流保护研究

具有快速上升沿、低开关损耗的SiC MOSFET已逐渐在固态高压脉冲电源中使用。针对固态Marx发生器中的常见短路故障,分析了SiC MOSFET的过流损坏机制,提出了一种新型的带过流保护的驱动系统。该驱动系统不仅实现了宽驱动信号同步输出,同时能够在整个SiC MOSFET导通期间提供过电流钳制效果。驱动系统中的保护电路利用SiC MOSFET门极电压与漏极电流的关系,通过单个采样电阻和一对反向串联的稳压管将SiC MOSFET门极电压拉低的方式来限制过电流。实验结果表明:当开关管的导通电流较小时,虽然门极电压会有轻微下降,但是SiC MOSFET的导通阻抗仍然很低;而在过电流故障发生时,门极电压会被快速拉低,开关管的导通阻抗急剧上升,从而迅速将导通电流钳制在安全范围内。     

物理型硬件木马失效机理及检测方法

对两种物理型硬件木马造成芯片退化或失效的机理进行了详细分析. 通过使用ATLAS 二维器件仿真系统并结合SmartSpice电路逻辑仿真器, 模拟了两种物理型硬件木马对反相器逻辑电路输出特性的影响. 使用ATHENA工艺仿真系统模拟了掺杂离子注入工艺过程, 实现了掺杂型硬件木马的金属-氧化物-半导体场效应管(MOSFET)器件; 使用热载流子注入退化模型对ATLAS 仿真器件进行热载流子压力测试, 以模拟热载流子注入型硬件木马注入MOSFET器件并造成器件退化失效的过程, 分别将上述掺杂型硬件木马和热载流子注入型硬件木马的MOSFET器件与另一个正常MOSFET器件组成同样的反相器逻辑电路. 反相器使用Spice 逻辑电路仿真输出DC直流、AC瞬态传输特性以研究物理型硬件木马对电路输出特性的影响. 为了研究MOSFET器件的物理特性本身对硬件木马的影响, 在不同温度不同宽长比(W/L)下同样对反相器进行Spice电路逻辑输出仿真. 本文分析了离子掺杂工艺、热载流子注入压力测试形成的物理型硬件木马随压力强度、温度的变化对逻辑电路输出特性的影响. 通过结果对比分析得出了含有物理型硬件木马的逻辑电路在DC直流输出特性上的扰动比AC瞬态传输特性更明显的结论. 因此, 本文提出了一种针对物理型硬件木马的检测流程. 同时, 该检测流程是一种具有可操作性的检测物理型硬件木马的方法.