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采用每级为1.5位或者2位精度的7级流水线结构,即7级子ADC,设计了一款8位80 MS/s的低功耗模数转换电路。利用每一级子ADC中的钟控开关及电容实现采样保持功能,节省了整个ADC的采样保持电路模块。在满足整个ADC性能情况下,采用了逐级缩放技术,减小了芯片面积和功耗。版图设计中,考虑了每一级ADC中电容及放大器的对称性,减小了电容失配对整个ADC性能的影响。采用0.18 μm CMOS工艺,在输入信号为11.25 MHz,采样速率为80 MHz的条件下,信噪比(SNR)为49.5 dB,有效位数(ENOB)为7.98 bits,整个ADC的芯片面积为0.56 mm2,典型工作电流为22 mA。 相似文献
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设计了一种12位100 MS/s流水线型模数转换器。采用3.5位/级的无采保前端和运放共享技术以降低功耗;采用首级多位数的结构以降低后级电路的输入参考噪声。采用一种改进型的双输入带电流开关的运放结构,以解决传统运放共享结构所引起的记忆效应和级间串扰问题。在TSMC 90 nm工艺下,采用Cadence Spectre进行仿真验证,当采样时钟频率为100 MS/s,输入信号频率为9.277 34 MHz时,信干噪比(SNDR)为71.58 dB,无杂散动态范围(SFDR)为86.32 dB,电路整体功耗为220.8 mW。 相似文献
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一个用于12位40-MS/s低功耗流水线ADC的MDAC电路设计 总被引:1,自引:1,他引:0
文中设计了一个用于12位40MHz采样率低功耗流水线ADC的MDAC电路.通过对运放的分时复用,使得一个电路模块实现了两级MDAC功能,达到降低整个ADC功耗的目的.通过对MDAC结构的改进,使得该模块可以达到12bit精度的要求.通过优化辅助运放的带宽,使得高增益运放能够快速稳定.本设计在TSMC0.35μmmixsignal3.3V工艺下实现,在40MHz采样频率下,以奈奎斯特采样频率满幅(Vpp=2V)信号输入,其SINAD为73dB,ENOB为11.90bit,SFDR为89dB.整个电路消耗的动态功耗为9mW. 相似文献
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设计了一个可降低12 bit 40 MHz采样率流水线ADC功耗的采样保持电路。通过对运放的分时复用,使得一个电路模块既实现了采样保持功能,又实现了MDAC功能,达到了降低整个ADC功耗的目的。通过对传统栅压自举开关改进,减少了电路的非线性失真。通过优化辅助运放的带宽,使得高增益运放能够快速稳定。本设计在TSMC0.35μm mix signal 3.3 V工艺下实现,在40 MHz采样频率,输入信号为奈奎斯特频率时,其动态范围(SFDR)为85 dB,信噪比(SNDR)为72 dB,有效位数(ENOB)为11.6 bit,整个电路消耗的动态功耗为14 mW。 相似文献
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用于10位100 MS/s流水线A/D转换器的采样保持电路 总被引:2,自引:0,他引:2
设计了一个用于10位100 MHz采样频率的流水线A/D转换器的采样保持电路。选取了电容翻转结构;设计了全差分套筒式增益自举放大器,可以在不到5 ns内稳定在最终值的0.01%内;改进了栅压自举开关,减少了与输入信号相关的非线性失真,提高了线性度。采用TSMC 0.25μm CMOS工艺,2.5 V电源电压,对电路进行了仿真和性能验证,并给出仿真结果。所设计的采样保持电路满足100 MHz采样频率10位A/D转换器的性能要求。 相似文献
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设计了一种10 bit 40 MS/s流水线模数转换器.通过采用自举开关和增益提升的套筒式共源共栅运放,保证了采样保持电路和级电路的性能.该模数转换器采用TSMC 0.35 p.m CMOS3.3 V工艺流片验证,芯片核心面积为5.6 jmm2.测试结果表明,该模数转换器在采样率为40 MHz输入频率为280 kHz时,获得54.5 dB的信噪比和60.2 dB的动态范围;在采样率为46 MHz输入频率为12.6 MHz时,获得52.1 dB的信噪比和60.6 dB的动态范围. 相似文献
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设计了一种应用于12 bit 250 MS/s采样频率的流水线模数转换器(ADC)的运算放大器电路.该电路采用全差分两级结构以达到足够的增益和信号摆幅;采用一种改进的频率米勒补偿方法实现次极点的“外推”,减小了第二级支路所需的电流,并达到了更大的单位增益带宽.该电路运用于一种12 bit 250 MS/s流水线ADC的各级余量增益放大器(MDAC),并采用0.18 μm 1P5M 1.8 V CMOS工艺实现.测试结果表明,该ADC电路在全速采样条件下对于20 MHz的输入信号得到的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,整个ADC电路的功耗为320 mW. 相似文献
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采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC).为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构.重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局.采用0.18 μm CMOS工艺,该ADC的信噪比(SNR)为72 dB,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40 μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB.整个ADC性能达到设计要求. 相似文献
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为了设计出满足高端仪器仪表、电子通信设备等应用需求的高速高精度模数转换器(Analog-to-Digital Converter,ADC),提出了一种精度为18 bit、采样率为20 MS/s的流水线ADC架构。使用Verilog-A语言对每一级流水级中的子模数转换电路(Sub-Analog-to-Digital Converter,Sub-ADC)、乘法数模转换电路(Multiplying Digital-to-Analog Converter,MDAC)等关键电路进行建模,进而搭建出该ADC的整体行为级模型,并基于Cadence的Spectre仿真平台进行仿真验证。在理想情况下,得到的有效位数(Effective Number of Bits,ENOB)为18.01 bit,信噪失真比(Signal to Noise and Distortion Ratio,SNDR)为110.44 dB,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为122.41 dB,验证了所设计的流水线ADC的架构和行为级模型的正确性。在加入运放有限增益、电容失配等非理想因素后,该Verilog-A行为级模型也有效反映出非理想因素对电路性能的影响。将行为级模型与数字校准算法联合仿真,证明了所设计的数字算法能够有效降低非理想因素对电路性能产生的影响。 相似文献
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在0.18-μm CMOS工艺下设计了一种10位80MHz采样频率的运放共享流水线模数转换器,提出了一种开关内置的双输入运放共享的MDAC,从而有效的消除了传统结构存在的无法复位和级间干扰通路的问题。测试结果显示,本设计的模数转换器的SNDR可以达到60.1dB,无杂散动态范围可以达到76dB,有效位为9.69 bit,在整个奈奎斯特带宽内有效位均高于9.6bit。芯片核心面积为1.1 mm2,在1.8 V电源电压下功耗为28mW。 相似文献
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采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。 相似文献
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A 10-bit 80-MS/s opamp-sharing pipelined ADC is implemented in a 0.18-μm CMOS.An opampsharing MDAC with a switch-embedded dual-input opamp is proposed to eliminate the non-resetting and successive-stage crosstalk problems observed in the conventional opamp-sharing technique.The ADC achieves a peak SNDR of 60.1 dB(ENOB = 9.69 bits) and a peak SFDR of 76 dB,while maintaining more than 9.6 ENOB for the full Nyquist input bandwidth.The core area of the ADC is 1.1 mm~2 and the chip consumes 28 mW with a 1.8 V power supply. 相似文献
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一种应用于流水线ADC的14-bit 50MS/s 采样保持电路 总被引:1,自引:1,他引:0
A high performance sample-and-hold (S/H) circuit used in a pipelined analog-to-digital converter (ADC) is presented. Capacitor flip-around architecture is used in this S/H circuit with a novel gain-boosted differential folded cascode operational transconductance amplifier. A double-bootstrapped switch is designed to improve the performance of the circuit. The circuit is implemented using a 0.18 μm 1P6M CMOS process. Measurement results show that the effective number of bits is 14.03 bits, the spurious free dynamic range is 94.62 dB, the signal to noise and distortion ratio is 86.28 dB, and the total harmonic distortion is -91.84 dB for a 5 MHz input signal with 50 MS/s sampling rate. A pipeline ADC with the designed S/H circuit has been implemented. 相似文献
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设计了一种12位、采样率为20 MS/s的逐次逼近型模数转换器(SAR ADC)。整体电路为全差分结构,采用了一种基于VCM开关切换的分段式电容阵列。同时,比较器结合了前置运放和动态锁存器,与异步时序相配合,实现了SAR ADC高速工作。此外,采样电路采用栅压自举技术,提高采样的线性度。芯片基于TSMC 180 nm 1P5M CMOS工艺设计。仿真结果表明,当采样率为20 MS/s时,SAR ADC有效位数为11.94 bit,无杂散动态范围为86.53 dBc,信噪比为73.66 dB。 相似文献
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介绍了一种用于12 bit,20 MS/s流水线模数转换器前端的高性能采样/保持电路。该电路采用全差分结构、底极板采样来消除电荷注入和时钟馈通误差。采用栅压自举开关,并通过对电路中的开关进行组合优化,极大地提高了电路的线性性能。同时,运算放大器采用折叠式增益增强结构,以获得较高的增益和带宽。采用CSMC公司的0.5μm CMOS工艺库,对电路进行了仿真和流片。结果表明,在5 V电源电压下,采样频率为20 MHz,采样精度可达到0.012%,在输入信号为奈奎斯特频率时,无杂散动态范围(SFDR)为76 dB。 相似文献