低功耗CMOS同或门的设计

讨论了现有异或门／同或（XOR／XNOR）门的设计,指出了基于不同逻辑类型设计的门电路的优缺点．考虑到基于CMOS设计的XNOR门相对于其他逻辑门在各方面的优点,重点分析了CMOSXNOR门结构对门电路性能的影响．提出了一个新颖的CMOS同或门电路．经PSPICE仿真模拟表明,新设计在没有增加管子数的前提下,改善了门电路的性能．将新设计应用到全加器的设计中,其功耗和功耗延迟积的改进分别达到了9．9％和11．6％．     

粗糙集理论中近似空间的精细及近似精度

讨论了近似空间的精细与粗糙的概念及其两个等价描述,研究了给定集合的上下近似集在精细与粗糙近似空间中的性质,即随着近似空间的加细,给定集合X的最佳下近似单调上升、最佳上近似单调下降．还讨论了近似精度问题,指出Pawlak近似精度的一个不舍理现象,并且新定义了一种近似精度．     

基于正反馈异或/同或门的低延时混合逻辑加法器设计

针对采用传输管逻辑设计的加法器存在阈值损失以及延时过高等问题, 结合正反馈原理, 提出无阈值损失的低延时正反馈混合逻辑加法器设计方案. 该方案首先分析传输管异或门阈值损失机理, 利用正反馈环电平锁定特性, 设计无阈值损失的正反馈异或/同或门; 然后利用有比逻辑特定晶体管的尺寸差, 以减少正反馈异或/同或门输出延时; 最后融合传输管逻辑、传输门逻辑和静态互补CMOS逻辑等的优点, 实现无阈值损失且低延时的混合逻辑加法器. 在TSMC 65nm CMOS工艺下, HSPICE仿真结果表明, 所设计电路与传输门加法器相比延时和功耗延时积分别降低12.75%和10.88%.     

基于AIG的多级逻辑电路延迟近似优化

在对多级逻辑电路延迟进行优化中,提出了一种针对关键路径中节点输出的近似替换方法,用于实现延迟优化.提出的算法先建立待优化电路的关键路径集合,然后通过选取每一条关键路径中错误率影响最小的节点构成待优化节点集,再结合提出的节点输出近似替换技术,在错误率约束下实现节点删除和关键路径压缩,进而达到多级逻辑电路延迟优化.提出的算法用C++和ABC工具内置命令编程实现,使用ISCAS85以及LGSynth91电路进行测试.实验结果显示,与已提出的常量替换方法相比,面积和延迟优化效果分别提升22.96%和31.49%.同时相较于最新提出的针对延迟优化的算法,在延迟优化效果相近的情况下,算法运行时间上有61.88%的提升.     

三值脉冲式JKL触发器设计

锁存器和触发器是时钟系统的基本元件.由于具有硬边沿、低延时等特点,脉冲式触发器比主从触发器越来越受到关注.很多文献对二值脉冲式触发器进行了研究,但是目前对三值CMOS脉冲式触发器的研究并不多.本文从脉冲式触发器的特点出发,提出了单边沿、双边沿三值脉冲式JKL触发器的设计,进一步丰富和完善了多值脉冲式触发器的设计.HSPICE模拟结果表明,提出的三值脉冲式JKL触发器具有正确的逻辑功能和功耗低、延时小的特点.与从传统的主从型和维持阻塞型三值JKL触发器相比,所设计的三值脉冲式JKL触发器电路结构简单,节省了近54.5%的能耗.     

近似对称约化简述

(同伦)近似对称方法由摄动法与对称约化方法相结合产生, 用于微分方程级数解的构造. 对称约化方法应用于微分方程或者其同伦模型经扰动展开分解而成的无穷多近似子方程, 可以得出通式形式的无穷多约化解和相应的约化方程, 再通过求解约化方程进一步得出原方程的截断级数解. 截断级数解的存在性体现原方程的可解性, 通常取决于扰动项的阶数与最高阶导数项奇偶性是否一致.     

基于MCML的高性能三值D型触发器的设计

MCML电路由于具有高速低摆幅、抗干扰能力强、在高频下比传统CMOS电路功耗更低等优点,越来越受到广泛关注.通过分析二值MCML电路的设计方法,引入与参考电压进行比较的思路,设计了一种结构简单的新型高性能三值D型触发器.采用TSMC 180 nm工艺,使用HSPICE进行模拟.结果表明,所设计的触发器不仅具有正确的逻辑功能,工作频率达到10 GHz,平均D-Q延时和PDP也比传统CMOS三值触发器有明显降低,且随着工作频率的上升,PDP不断下降,适合于高速和高工作频率的应用.     

基于Rough集的Web页面信息的提取模型及页面近似度比较

将Rough集理论应用于web信息提取模型,从而将结构含糊的Web资源,转换成了结构化信息,并以“法律”关键词搜索的Web网页为例,量化在特定标签属性上进行全文搜索的结果页面与关键词之间的近似程度。     

近似本体获取的粒计算方法

研究近似概念以及由此而生成的近似本体不仅是必要,而且其重要性日益增加。基于粒计算理论,以信息表作为领域本体的语境,给出获取近似概念和生成近似本体的数据模型,并提出基于粒计算的获取近似概念和生成近似本体的生成算法。实例表明该算法是有效的。     

ATO:一种基于OIL的本体论近似翻译算法

本体论翻译在语义Web、知识联网和分布的协同工作等领域有重要作用.提出了一种基于OIL的本体论近似翻译算法ATO,旨在通过比较源、目标本体论所属对象类之间属性的相似度来实现近似翻译:将源本体论中的类翻译到目标本体论中和它最相似的类.     

低功耗CMOS三值四输入全加器设计及其应用

针对传统三值全加器没有充分利用进位的不足,提出一种新型的三值四输入全加器电路结构,并用CMOS设计这种全加器,与传统的三值三输入全加器相比,将原有的输入由3个增加到4个,将原有的进位由二值信号变为三值信号.所提出的三值四输入全加器增加了处理的信息量,提高了进位端的利用率,在较大电路设计中能减少所用加法器模块的数量,并减少所用管子数和降低芯片面积.基于该新型全加器,设计了3个四位三值数串行加法电路.经Hspice模拟,所设计的电路有正确的逻辑功能,与基于传统三值三输入全加器的设计相比,在处理信息量较大的电路设计中具有很好的低功耗特性.     

超前进位全加器的开关级设计

应用CMOS电路开关级设计技术对超前进位全加器进行了设计，并用PSPICE模拟进行了功能验证．与传统门级设计电路相比，本文设计的超前进位电路使用了较少的MOS管，并能保持原有的传输延迟．     

基于线计算的全加器设计

随着集成电路特征尺寸的不断缩小, 互连线在芯片内部占的比重越来越大, 但是互连线仅用于数据传输, 芯片计算能力仍然需要依靠晶体管开关实现. 如何在有限的硬件资源内进一步提高芯片的计算能力, 已经成为当前集成电路设计的核心问题. 本文通过研究金属互连线间电容耦合效应, 采用互连线串扰现象完成逻辑运算的思想, 提出一种基于线计算的全加器设计方案. 该方案首先建立线计算模型, 通过调整反相器阈值和不同干扰线与受扰线之间电容耦合强度匹配技术, 采用相同线计算电路结构实现不同功能的逻辑门电路; 然后, 在逻辑门的基础上实现基于线计算的全加器; 最后, 在TSMC 65nm CMOS工艺下仿真验证. 结果表明, 所设计的线计算电路具有正确逻辑功能, 与传统设计方法相比, 线计算逻辑门具有更低开销, 且线计算电路具有抗逆向工程能力.     

三值电流型CMOS全加器的改进设计

以开关信号理论为指导,对电流型CMOS电路中如何实现阈值控制进行了讨论.建立了实现阈值控制电路的电流传输开关运算.在此基础上设计了具有阈值控制功能的电流型CMOS三值全加器.通过对开关单元实施阈值控制后,所设计的电路在结构上得到了非常明显的简化,在性能上也获得了优化.HSPICE模拟验证了所提出的电路具有正确的逻辑功能,并且较之以往设计具有更好的瞬态特性和更低的功耗.     

一种用于公钥系统中的高速乘法器/乘加器的实现

给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32＋32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结果.这种乘法器/乘加器用于实现公钥协处理器（如RSA、ECC）,在0.25 μm工艺下频率可达到100 MHz,远远高于Design Ware库里的乘法单元.     

基于近似计算技术的FPRM逻辑功耗优化

提出了一种基于近似计算技术的FPRM逻辑功耗优化的算法, 该算法包括基于信号概率和跳变密度的固定极性Reed-Muller(Fixed Polarity Reed-Muller, FPRM)函数动态功耗模型, 基于遗传算法的以功耗优化为导向的RM逻辑极性搜索方法, 以及利用双锐积运算的RM逻辑错误率计算方法. 在错误率的约束下, 通过有选择性地删减部分乘积项, 实现功耗优化. 提出的算法用C语言实现, 并用MCNC Benchmark电路测试. 结果表明: 与原始FPRM电路功耗相比, 在平均错误率为3.21％时, 电路动态功耗平均减少了22.77％.     

随机规划逼近解的收敛性

本文对随机规划的逼近解的收敛性作了探讨,证明了当随机向量序列 {Y( k )(k) }依分布收敛于Y(k) 时, 相应于 Y( k )(k) 的随机规划问题的任何最优解序列将收敛到原问题的最优解, 这个结果对如何设计逼近算法提供了一个理论基础.