一种1 200 V碳化硅沟槽MOSFET的新结构设计

为了实现能源的高效利用,通过减小器件的导通电阻和栅漏电容来降低MOSFET的功耗一直是功率电子学的研究热点,但二者存在折衷关系.碳化硅的材料优势使碳化硅MOSFET更适合高频应用,在不过多增大导通电阻的情况下,减小栅漏电容以降低器件在高频应用中的动态功耗是本文的设计重点.提出了一种带有沟槽型源端和N型包裹区的碳化硅沟槽...     

一种电荷平衡结构的沟槽MOSFET的优化设计

为了降低传统沟槽MOSFET的导通电阻和栅漏电容,科研人员提出一种具有电荷平衡结构的SG-RSO MOSFET。在此基础上,利用电荷平衡理论计算出SG-RSO MOSFET结构的主要参数,并借助TCAD仿真软件对外延层厚度及其掺杂浓度、场板氧化层厚度和沟槽深度等主要参数进行合理优化设计。最终,仿真得到击穿电压为92.6 V、特征导通电阻为19.01 mΩ·mm²、特征栅漏电容为1.45 nF·cm-2的SG-RSO MOSFET。该器件性能优于传统沟槽MOSFET。     

一种具有子沟槽结构的屏蔽栅MOSFET的研究北大核心CSCD

为了降低屏蔽栅沟槽型(SGT,Shield Gate Trench)MOSFET的导通电阻、提高器件的品质因数,通常使用增加屏蔽栅沟槽深度和密度的方法,但是在刻蚀高密度深沟槽时会使晶圆产生严重的翘曲现象。因此,提出一种100 V具有子沟槽(ST,Sub-Trench)的SGT(ST-SGT)器件结构。在相邻的主沟槽间插入子沟槽后,显著降低了器件栅极附近的电场峰值,避免栅氧化层出现过早击穿,同时较浅的子沟槽提升了外延层纵向电场分布的均匀性,改善了高密度深沟槽带来的晶圆翘曲问题。通过使用Sentaurus TCAD仿真软件,调节子沟槽深度和上层外延层电阻率两个重要参数,对ST-SGT进行优化设计。结果表明,当子沟槽深度为2.5μm、上层外延电阻率为0.23Ω·cm时,对应的ST-SGT的品质因数(FOM,Figure of Merit)最大,此时击穿电压为135.8 V,特征导通电阻为41.4 mΩ·mm^(2)。优化后的ST-SGT与传统SGT相比,其FOM提高了19.6%。     

一种100V分离栅沟槽MOSFET的优化设计北大核心CSCD

把多个侧壁阶梯氧化层应用于分离栅沟槽MOSFET(Split-Gate Trench MOSFET,SGT结构),并把改进的结构称为多阶梯侧壁氧化层分离栅沟槽MOSFET(Multi-Step Sidewall Oxides Split-Gate Trench MOSFET,MSO结构),之后介绍了MSO结构的器件结构和制备工艺,重点借助TCAD仿真软件对MSO结构的外延层掺杂浓度、顶部侧氧厚度与底部侧氧厚度进行优化,最终仿真得到击穿电压为126V,特征导通电阻为30.76mΩ·mm^2和特征栅漏电荷为0.351nC·mm^(-2)的MSO结构.在近似相等的击穿电压下,与传统SGT结构相比,MSO结构的特征导通电阻及特征栅漏电荷均有所降低,这两项参数综合反映器件的优值(FOM=Qgd,sp×RonA)降低了39.6%.     

W型沟槽MOSFET提高DC—DC变换器效率

电脑和电信应用对电源的要求迅猛地推动了功率变换用的半导体器件的发展。据予测，下一代微处理器对电源的要求是：具有较高的负载电流转换速率2A／ns，GHz级的工作频率和大约1V的低输入电压。显而易见，电源就要求高效的DC—DC变换器。     

具有栅介质电场屏蔽作用的新型GaN纵向槽栅MOSFET器件设计

基于氮化镓(GaN)等宽禁带(WBG)半导体的金氧半场效应晶体管(MOSFET)器件在关态耐压下,栅介质中存在与宽禁带半导体临界击穿电场相当的大电场,致使栅介质在长期可靠性方面受到挑战。为了避免在GaN器件中使用尚不成熟的p型离子注入技术,提出了一种基于选择区域外延技术制备的新型GaN纵向槽栅MOSFET,可通过降低关态栅介质电场来提高栅介质可靠性。提出了关态下的耗尽区结电容空间电荷竞争模型,定性解释了栅介质电场p型屏蔽结构的结构参数对栅介质电场的影响规律及机理,并通过权衡器件性能与可靠性的关系,得到击穿电压为1 200 V、栅介质电场仅0.8 MV/cm的具有栅介质长期可靠性的新型GaN纵向槽栅MOSFET。     

提高DC-DC变换器效率用高单元密度屏蔽栅功率MOSFET

本文介绍了飞兆半导体公司最新开发的高单元密度、屏蔽栅功率MOSFET的结构。这种屏蔽栅结构有助于建立电荷平衡,从而减少MOSFET的通态电阻和栅电荷。这种新技术能使通态电阻比前一代减少50%以上。为进一步改善器件特性,一种肖特基器件也被单片集成在这种新型MOSFET中,使得反向恢复电荷减少了将近20%。上述措施直接减小了在高频、大电流和高输入电压下非常关键的体二极管损耗。该新型器件在典型的同步降压变换器应用中,能提供1.5%的最高效率改进。     

复合多晶硅栅LDMOS的特性研究

提出了一种应用于射频领域的复合多晶硅栅LDMOS结构(DMG-LDMOS),并给出了工艺实现方法.此结构采用了栅工程的概念,所设计的栅电极由S-栅和D-栅两块电极并列组成,其中,S-栅采用功函数较高的P 多晶硅;D-栅采用功函数较低的n 多晶硅.MEDICI对n沟道DMG-LDMOS和n沟道普通LDMOS的模拟结果表明,该结构能够提高器件的沟道载流子速度,从而增加器件的跨导值,并且该结构在提高器件击穿电压的同时还能提高器件的截止频率.     

DC-DC转换器中功率沟槽MOSFET的优化设计

利用工艺和器件模拟软件TSUPREM-4和MEDICI,研究了工艺参数对DC-DC转换器中的功率沟槽MOSFET的通态电阻Ron、栅-漏电容Cgd的影响以及栅-漏电荷Qgd在开关过程中的变化,指出了在设计和工艺上减小通态电阻Ron和栅-漏电容Cgd,提高器件综合性能的途径。     

浮栅器件栅耦合系数修正的探讨

提取浮栅器件栅耦合率的方法一般都是针对不可忽略的沟道耦合现象进行修正.对这些方法进行了比较、分析发现,对于短沟道浮栅器件,会由于参考器件存在明显的DIBL/SIBL效应,使提取的源、漏耦合系数偏大产生了很大的误差.提出了一种对亚阈值斜率法提取浮栅器件栅耦合系数的修正方法,结合了DIBL/SIBL效应因子,基于亚阈值斜率之比来较简单地实现更精确的近似,得到的栅耦合系数与设计值吻合较好,误差在2%以内,表明此修正法是合理且精确的.     

Trench MOSFET的研究与进展

研究总结了功率MOSFET器件与BJT器件相比的发展优势.介绍了作为VDMOSFET进一步发展的新型器件Trench MOSFET研究提出的背景及意义,并从其基本结构出发阐述了TrenchMOSFET与VDMOS相比的电学性能特点.最后对其发展现状,关键技术和结构参数及其发展趋势进行了概括、总结和展望.     

浮栅结构SOI LDMOS 器件的模拟研究

研究了一种具有浮栅结构的SOI LDMOS(FGSOI LDMOS)器件模型,并分析了该结构的耐压机理,通过Silvaco TCAD软件对该结构进行仿真优化。通过仿真验证可知,该结构通过类场板的结终端技术可以调节器件的横向电场,从而得到比普通SOI LDMOS器件更高的耐压并且降低了器件的比导通电阻。仿真结果表明,该结构与普通SOI LDMOS器件结构在相同的尺寸条件下耐压提高了41%,比导通电阻降低了21.9%。     

槽栅型SiC MOSFET器件单粒子响应特性研究

利用TCAD Sentaurus模拟仿真软件,研究分析了三种不同结构的槽栅型1 200 V SiC MOSFET单粒子响应特性,器件包括传统单沟槽MOSFET、双沟槽MOSFET和非对称沟槽MOSFET结构。仿真结果表明,双沟槽MOSFET的抗单粒子特性优于其它两种结构器件。通过分析可知,双沟槽MOSFET结构的优越性在于有较深的源极深槽结构,有助于快速收集单粒子碰撞过程产生的载流子,从而缓解大量载流子聚集带来的内部电热集中,相比其它两种结构能有效抑制引起单粒子烧毁的反馈机制。     

纳米晶浮栅存储器的模拟、制备和电学特性

介绍了在纳米晶浮栅存储器数据保持特性方面的研究工作,重点介绍了纳米晶材料的选择与制备和遂穿介质层工程。研究证明,金属纳米晶浮栅存储器比半导体纳米晶浮栅存储器具有更好的电荷保持特性。并且金属纳米晶制备方法简单,通过电子束蒸发热退火的方法就能够得到质量较好的金属纳米晶,密度约4×1011cm-2,纳米晶尺寸约6～7nm。实验证明,高介电常数隧穿介质能够明显改善浮栅存储器的电荷保持特性,所以在引入金属纳米晶和高介电常数遂穿介质之后,纳米晶浮栅存储器可能成为下一代非挥发性存储器的候选者。     

磷砷注入对沟槽MOSFET静态参数的影响北大核心

为了降低沟槽MOSFET器件导通电阻，提出了在传统沟槽MOSFET器件体区注入N型杂质的方案，优化了体区杂质浓度分布，从而降低导通电阻。经仿真验证，选择N+源区注入后注入砷，在能量为300 keV,剂量为7×1012cm-2条件下，特征导通电阻能降低13%,阈值电压降低21.8%;选择接触孔刻蚀后注入磷，在能量为100 keV,剂量为4×1012cm-2条件下，特征导通电阻降低4.3%,阈值电压几乎不变。     

Characterization of Floating Gate Defects in Analog Cells

A unified approach to tackle the characterization of the floating gate defect in analog and mixed-signal circuits is introduced. An electrical level model of the defective circuit is proposed extending previous models used effectively in the digital domain. The poly-bulk, poly-well, poly-power rail and metal-poly capacitances are significant parameters in determining the behavior of the floating gate transistor. The model is used to analyze the feasibility of testing a simple analog cell with the floating gate defects through the observation of the quiescent current consumption and the dynamic behavior.