高速双模前置分频器的速度优化设计

给出了一种新的高速动态有比cMOS D触发器的设计.在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构.经HSPICE模拟,在0.8μmCMOS工艺、电源电压为5V的条件下,最高时钟频率达到了1.7GHz,其速度和集成度远远超过静态CMOS电路.     

一种采用交错耦合VCO和高速前置分频器的频率合成器

文章提出了一种采用延迟单元交错耦合压控振荡器（VCO）和高速双系数前置分频器的锁相环（PLL）频率合成器设计方法。采用0．25μm的CMOS工艺模型,在Cadence环境下模拟,在相同级数情况下,设计获得的VCD比传统顺序连接的VCO速度快1．4倍;运用动态D触发器实现的双系数前置分频器,最高速度可达2GHz。该锁相环频率合成器在400MHz-1.1GHz的宽频范围内都能保持良好的相位跟踪特性,温度系数为886ppm/℃,电源反射比为3．3％／V。     

一种ECL高速可编程分频器

本文介绍了一种ＥＣＬ高速可编程分频器的逻辑设计、电路设计、温度补偿设计、版图设计及研制结果。采用４μｍｐｎ结双埋层对通隔离ＥＣＬ工艺技术制作的可编程分频器，其最高工作频率达１００ＭＨｚ以上，工作温度范围为－５５～＋１２５℃，分频模数在１～６４之间任意自然数连续可变。     

一种宽分频范围的CMOS可编程分频器设计

设计了一种基于双模预分频的宽范围可编程分频器。对预分频器的逻辑电路进行了改进,提高了最高工作频率,同时,引入输入缓冲级,增加了低频时分频器的输入敏感性。基于Chartered 0.25μm厚栅CMOS工艺,在SpectreRF中仿真,分频器可在50MHz～2.2GHz频率范围正常工作。流片测试结果表明,该分频器可正常工作在作为数字电视调谐芯片本振源的PLL中,对80～900MHz的VCO输出信号,实现256～32767连续分频。     

1V,19GHz CMOS分频器设计

对传统分频器电路工作在低电压(1V)时存在的问题进行了分析,在此基础上提出了一种新的分频器电路结构,将NMOS和PMOS管的直流偏置电压分开,有效地解决了分频器在低电压下工作所存在的问题.采用0.18μm CMOS工艺参数进行仿真的结果表明,该分频器在1V的电源电压下,能够工作的最高输入频率为19GHz,功耗仅为2.5mW.     

一种可编程高速宽带分频器

基于0.18 μm SiGe BiCMOS工艺,设计实现了一种可编程高速宽带分频器电路,分析了分频器实现高频宽带的方法.提出了一种模值可切换的/4/5、/8/9前置分频器结构和CML差分结构的M/A计数器,实现了宽工作频带.实测验证结果表明,该分频器工作频率可覆盖1～10 GHz,整个频带射频输入灵敏度均低于-10 d...     

高性能双模前置分频器设计

提出了一种新颖的分频器设计方案,在高频段采用改进的CMOS源耦合逻辑(SCL)结构的主从D触发器进行分频,以满足高速要求;在低频段采用自锁存的D触发器进行分频.这种结构的D触发器不但具有锁存功能,而且所需的管子比主从式D触发器要少,以满足低功耗和低噪声要求.从而使总体电路实现高速、低功耗、低噪声要求.基于TSMC的0.18 μmCMOS工艺,利用Cadence Spectre工具进行仿真.该分频器最高工作频率可达到5 GHz,在27 ℃、电源电压为1.8 V、工作频率为5 GHz时,电路的功耗仅4.32 mW.     

一种通用可编程数字频率合成器的设计

讨论了锁相式频率合成器的基本原理，设计了一种通用可编程锁相式频率合成器，介绍了其编程置型格式，提出了一种可提高程控分频器工作频率的电路设计方法，并给出了其模拟波形。该电路的最高合成频率为１００ＭＨｚ最小频率间隔为１００Ｈｚ，在工程上具有广泛的应用前景。     

新型双模前置32/33分频器设计

提出了一种新颖的分频器设计方案,在高频段采用改进的CMOS源耦合逻辑(SCL)结构的主从D-Latch进行分频;在低频段采用自锁存的D触发器进行分频,从而实现高速、低功耗、低噪声双模前置32/33分频器。基于TSMC的0.18!mCMOS工艺,利用CadenceSpectre工具进行仿真。该分频器最高工作频率可达到5GHz,在27℃、电源电压为1.8V、工作频率为5GHz时,电路的功耗仅4.32mW(1.8V×2.4mA)。     

1V,19GHz CMOS分频器设计

对传统分频器电路工作在低电压（1V）时存在的问题进行了分析，在此基础上提出了一种新的分频器电路结构，将NMOS和PMOS管的直流偏置电压分开，有效地解决了分频器在低电压下工作所存在的问题，采用0．18μm CMOS工艺参数进行仿真的结果表明，该分频器在1V的电源电压下，能够工作的最高输入频率为19GHz，功耗仅为2．5mW。     

Dual-Modulus Prescaler Based on Transmission Gates and Pseudo-PMOS Logic

The Dual Modulus Prescaler is a critical block in CMOS systems like high speed frequency synthesizers. The design of high divide-by-value, high speed and low power dual modulus prescaler, however, remains a design challenge. In order to face the challenge, this paper introduces an idea of using transmission gates and pseudo-PMOS logic in realization of the dual modulus prescaler. The topology of the prescaler proposed in this paper is different from the prior designs primarily in two ways: (i) it uses transmission gates in the critical path and (ii) the D-flip flops used in the synchronous counter are comprised of pseudo-PMOS invertors and ratioed latches. A design of the pseudo-PMOS logic based DFF is introduced and used in the proposed prescaler design. Based on the proposed topology, a dual-modulus divide-by-127/128 prescaler is implemented in 0.35 m CMOS technology. Its maximum operating frequency is observed as 2.4 GHz. It consumes 4.8 mW power from a 3 V supply. Circuit operations and measurement results are provided. The silicon estate required is only 0.06 mm². There is no flip flop and logic gate in the critical path. The proposed topology is suitable firstly for the high speed and high divide-by-value prescaler designs. Secondly, it reduces: (i) design complexity, (ii) power consumption and (iii) load to preceding circuit.     

一种采用新触发器的高速CMOS前置分频器

在锁相环设计中 ,前置双模分频器 (DMP)是一个速度瓶颈 .文中提出一种新的分析方法 ,将限制 DMP速度的因素分为两个方面 ,寄存器级限制 (RL L)和电路级限制 (CL L) .指出影响 DMP速度的原因在 CL L.提出了时钟延迟技术 (CDT)并采用高速触发器 ,解决 CL L 问题 .通过版图提取后仿真显示 ,用这种触发器构成的 0 .8μm n阱CMOS DMP在 5 V下工作频率达到 2 .4GHz     

一种1.8 V低功耗2 GHz预分频电路的设计

描述了一个应用于高集成度2 GHz频率综合器的预分频电路的设计,预分频电路中D触发器采用了源极耦合逻辑电路结构,可以提高电路工作频率,同时有效减小开关噪声和电路功耗.预分频电路采用TSMC 0.25 μm IPSM CMOS工艺实现,Spectre仿真表明,在1.8 V的电源电压下,经过优化的预分频电路能够在各种工艺条件和温度下正常工作,整体功耗为6.2 mw(单个D触发器功耗仅为1.8 mW),满足手持设备的要求.     

一种采用新触发器的高速CMOS前置分频器

在锁相环设计中,前置双模分频器(DMP)是一个速度瓶颈.文中提出一种新的分析方法,将限制DMP速度的因素分为两个方面,寄存器级限制(RLL)和电路级限制(CLL).指出影响DMP速度的原因在CLL.提出了时钟延迟技术(CDT)并采用高速触发器,解决CLL问题.通过版图提取后仿真显示,用这种触发器构成的0.8μmn阱CMOSDMP在5V下工作频率达到2.4GHz.     

一种可编程的2.4GHz CMOS多模分频器

采用0.35μm CMOS工艺设计并实现了一种多模分频器.该多模分频器由一个除4或5的预分频器和一个除128～255多模分频器在同一芯片上连接而成;在电路设计中,分析了预分频器功耗和速度之间的折中关系,根据每级单元电路的输入频率不同对128～255多模分频器采用了功耗优化技术;对整个芯片的输入输出PAD进行了ESD保护设计;该分频器在单端信号输入情况下可以工作到2.4GHz,在差分信号输入下可以工作到2.6GHz以上;在3.3V电源电压下,双模预分频器的工作电流为11mA,多模分频器的工作电流为17mA;不包括PAD的芯片核心区域面积为0.65mm×0.3mm.该可编程多模分频器可以用于2.4GHz ISM频段锁相环式频率综合器.     

一种可编程的2.4GHz CMOS多模分频器

采用0.35μm CMOS工艺设计并实现了一种多模分频器.该多模分频器由一个除4或5的预分频器和一个除128～255多模分频器在同一芯片上连接而成;在电路设计中,分析了预分频器功耗和速度之间的折中关系,根据每级单元电路的输入频率不同对128～255多模分频器采用了功耗优化技术;对整个芯片的输入输出PAD进行了ESD保护设计;该分频器在单端信号输入情况下可以工作到2.4GHz,在差分信号输入下可以工作到2.6GHz以上;在3.3V电源电压下,双模预分频器的工作电流为11mA,多模分频器的工作电流为17mA;不包括PAD的芯片核心区域面积为0.65mm×0.3mm.该可编程多模分频器可以用于2.4GHz ISM频段锁相环式频率综合器.     

A High-Speed Low-Power Divide-by-15/16 Dual Modulus Prescaler in 0.6 μm CMOS

A new high-speed low-power dual modulus prescaler (DMP) topology is proposed. In this DMP, the synchronous part is designed as a divide-by-3/4 divider using a state-selection scheme. Compared with the conventional divide-by-4/5 divider, it has a higher speed by eliminating the NAND-gate introduced critical path delay, as well as a lower power consumption by minimizing the number of full-speed D-type flip-flops (DFF's) required. Based on this topology, a divide-by-15/16 DMP is implemented in the 0.6 m standard CMOS process. Simulation result shows that a maximum operating frequency of 2.15 GHz is obtained at 3.3 V supply with a power consumption of 11.6 mW. The circuit can operate above 3 GHz with 5 V supply and down to 1.5 V supply voltage with 570 MHz input frequency.     

一种基于新的优化结构和动态电路技术CMOS双模预分频器

提出了一种应用新的电路结构和动态电路技术的双模预分频器,它已用0.25μm CMOS数字工艺实现.新的优化结构减少了电路的传输延迟,提高了电路速度.基于这种优化结构和动态电路技术,提出了改进的D型触发器.为了验证其功能,制作了一个试验型芯片.经测试,该分频器在可以工作于GHz频率范围;在电源电压为2.5V,输入频率为2.5GHz时,其功耗仅为35mW(包括三个功耗很大的输出缓冲器的功耗).由于其具有良好的性能,该分频器可应用于许多射频系统中.