一种高性能CMOS电荷泵的设计

设计了一种用于电荷泵锁相环的CMOS电荷泵电路。电路中采用3对自偏置高摆幅共源共栅电流镜进行泵电流镜像,增大了低电压下电荷泵的输出电阻,实现了上下两个电荷泵的匹配。为消除单端电荷泵存在的电荷共享问题,引入了带宽幅电压跟随的半差分电流开关结构,使电荷泵性能得以提高。设计采用0.18μm标准CMOS工艺。电路仿真结果显示,在0.35～1.3V范围内泵电流匹配精度达0.9%,电路工作频率达250MHz。     

一种用于低功耗锁相环的CMOS电荷泵结构

提出一种0.5μm CMOS工艺实现的基于传统结构改进的电荷泵。该结构采用威尔逊电流源提供偏置电流,引入共源共栅结构提高输出阻抗,以此来抑制电流失配。该电路具有结构简单、功耗小、速度快的特点。仿真结果表明,系统功耗小于1.5 mW,锁定时间为8μs,满足快速锁定、低功耗的要求。     

一种锁相环中高性能电荷泵电路

设计了一种新型电荷泵电路.该电荷泵电路采用可调节共源共栅结构增大输出阻抗,具有结构简单、速度快、充放电电流匹配性好、抑制了电荷注入等特点.采用0.18μmCMOS工艺模型以及Hspice仿真工具的仿真结果显示,输出电压在0.4~1.3V之间变化时,电荷泵的充放电电流处处相等.     

一种电荷泵锁相环频率合成器的设计

基于SMIC的0.25μm工艺设计了一种输出频率范围为0.32～1.6GHz的电荷泵锁相环频率合成器电路.该电路采用了一种快速鉴频鉴相器和含有双交叉耦合结构的环形振荡器,同时根据电荷泵泵电流匹配的原则改进了电荷泵电路.HSIM仿真显示,锁相环频率合成器的锁定时间为1.3μz,功耗为28mW,锁定范围为5～20MHz,最大周对周抖动仅为50ps(0.8GHz).     

一种CMOS电荷泵电路的设计

本文采用SMIC 0.18m CMOS工艺分析设计了一种CMOS电荷泵电路,电路采用PMOS与NMOS构成的互补CMOS开关,有效地减小了电流失配、电荷泄漏、开关效应等电荷泵的非理想效应。仿真结果现实,在1.8V电源电压条件下,输出电压线性度良好,电荷泵电路的静态功耗仅为1.44m W;电荷泵上拉和下拉电流变化较小,电流失配率约为1.3%。     

一种应用于锁相环的增益提高型电荷泵设计

采用0.18μm 1.8V CMOS工艺设计一种增益提高型电荷泵电路,利用增益提高技术和折叠式共源共栅电路实现充放电电流的匹配.该电荷泵结构可以很大程度地减小沟道长度调制效应的影响,使充放电电流在宽输出电压范围内实现精确匹配,同时具有结构简单的优点.仿真结果表明,电源电压1.8V时,电荷泵电流为600μA,在0.3～1.6V输出范围内电流失配为0.6μA,功耗为3mW.     

一种全差分电荷泵设计

本文设计一种新型的全差分电荷泵,采用差分输入和差分输出。采用差分输出不但能够降低电荷泄漏所带来的电压噪声,而且能够提高电荷泵的上升和下降速度。上拉泵电路和下拉泵电路完全对称,能够消除电流失配所带来的噪声,并采用正反馈电路结构,以提高开启和关断速度,并降低功耗。电路在0.18μm工艺,BSIM 3V 3模型下,采用Cadence中的Spectre仿真工具进行仿真,当电源电压VDD=1.8V,f=100MH z时,电路输出的电压范围是0V~1.8V,功耗为0.01mW。     

高性能CMOS鉴频鉴相器和电荷泵的设计

在最近几代通信系统设计中,锁相环已经成为实现频率合成器的标准方法.采用TSMC0.18μm CMOS工艺,设计了一款应用在芯片级铷原子钟3.4 GHz激励源中的鉴频鉴相器和电荷泵电路.鉴频鉴相器由两个边沿触发、带复位的D触发器和一个与门组成.为了消除死区,在复位支路又加入了延时单位.电荷泵采用电流镜结构设计,有效地抑制...     

锁相环频率合成器中的电荷泵设计

用TSMC 0.18μm CMOS工艺设计了一种电荷泵电路。传统的电荷泵电路中充放电电流有较大的电流失配,文章采用与电源无关的基准电流源电路,运用运算放大器和自偏置高摆幅共源共栅电流镜电路实现了充放电电流的高度匹配。仿真结果表明:电源电压1.8V时,电荷泵电流为0.5mA;在0.3V～1.6V输出电压范围内电流失配小于1μA,功耗为6.8mW。     

一种低功耗射频CMOS电荷泵锁相环的设计

CMOS电荷泵锁相环的应用越来越广泛,这也加强了人们该内容的研究与分析。过去,受各方面技术原因的限制,CMOS电荷泵锁相环在具体应用过程中的能量消耗较大,这对其应用造成了一定的不良影响,而近几年随着各项技术的逐渐成熟,人们加强了对低功耗射频CMOS电荷泵锁相环设计的研究,从而满足低功耗、快速锁定要求。目前,人们在该项内容的研究上已经取得了一定的成绩,但是与期望的标准还存在一定差距。文章研究了一种低功耗射频CMOS电荷泵锁相环的设计。     

一种用于高速锁相环的新型CMOS电荷泵电路

提出了一种适用于高速锁相环电路的新型CMOS电荷泵电路。该电路利用正反馈电路提高电荷泵的转换速度，利用高摆幅镜像电流电路提高输出电压的摆动幅度，消除了电压跳变现象。电路设计和H-SPICE仿真基于BL 1．2μm工艺BSIM3、LEVEL=47的CMOS库，电源电压为2V，功耗为0．1mW。仿真结果表明，该电路可以很好地应用于高速锁相环电路。     

一种宽频带低抖动锁相环

详细分析了自偏置锁相环(PLL)的工作原理,采用一种新颖的折叠式电荷泵(CP)结构,包含一个宽摆幅电流镜,实现了更好的电流匹配,降低了PLL的系统抖动。该PLL采用130 nm CMOS工艺进行制造。VCO的调频范围为0.43~1.54 GHz。在1.25 GHz工作频率下,频偏1 MHz处,PLL的相位噪声为-89.6 dBc/Hz,均值抖动为3.03 ps,峰峰值抖动为18.16 ps,芯片面积仅为0.34 mm²。     

高速PLL电路中的电荷泵电路设计

提出了一种适用于USB2．0高速模式480MHz时钟产生的单片锁相环(PLL)电路中的新型电荷泵电路设计。电路设计是基于TSMC公司的0．25um CMOS混合信号模型，采用了正反馈及与电源无关的带隙基准设计方法．着重解决传统电荷泵电路设计中存在的电荷注入现象(Charge Injection)。仿真结果表明本文的设计方案提高了电路的开关速度，符合480MHz速度的PLL对电荷泵电路的要求。     

用于电荷泵锁相环的无源滤波器的设计

探讨了应用于无线通信领域的锁相环中的环路滤波器的设计方法。采用基于锁相环交流频域特性分析的方法，设计了电荷泵锁相环中的无源低通滤波器。文章讨论了基本无源滤波器的设计方法，着重介绍了三阶无源低通滤波器的设计过程。给出了采用这种方法设计的滤波器和电荷泵锁相环的仿真结果。     

高性能电荷泵电路的设计

针对常用的电荷泵电路存在的电荷泄漏和充放电流失配等不利因素，设计了一种全差分高精度电荷泵，降低了锁相环（PLL）的相位偏差。     

2.125～3.125GHz高速CMOS锁相环电路设计

针对数模混合结构的电荷泵锁相环电路,建立了系统的数学模型,确定了电荷泵锁相环的系统参数,提出一种能够有效消除时钟馈通、电荷注入等非理想特性影响,并具有良好电流匹配特性的电荷泵电路,以及一种中心频率可调的压控振荡器电路。电路采用SMIC 0.18μm CMOS工艺模型,使用Spectre进行仿真。结果显示,整个锁相环系统的功耗约为40 mW,输出时钟信号峰-峰值抖动为21 ps@2.5 GHz,单边带相位噪声在5 MHz频偏处为-105 dBc/Hz。     

一种新型电荷泵电路的设计

文章提出了一种新的全差分电荷泵结构，与传统电荷泵电路相比，这个电路具有输出范围大和无跳跃现象的优点，同时还可以有效地解决电荷泄漏和充放电失配等问题。     

基于CMOS工艺的622 MHz电荷泵锁相环设计

设计了由饱和区MOS电容调谐的环形压控振荡器(RVCO),并将其用于电荷泵锁相环(CPPLL)电路,其中电荷泵部分采用了能消除过冲注入电流的新型电荷泵电路,并采用SmartSpice软件和0.6μm混合信号的CMOS工艺参数进行了仿真。仿真结果表明,此锁相环的锁定时间为5.2μs,锁定范围约为100 MHz,输出中心频率622 MHz的最大周对周抖动为71ps,功耗为198 mW。此电荷泵锁相环电路可以应用于STM 1和STM 4两个速率级别的同步数字体系(SDH)系统。