基于阈算术代数系统的ECL触发器设计#br# #br# 基于阈算术代数系统的ECL触发器设计

针对ECL触发器设计中存在电路结构复杂、设计过程繁琐等不足,在分析ECL电路特点和阈算术代数系统的基础上,设计出一种ECL算术运算单元电路,进而提出了基于阈算术代数系统的ECL触发器的设计方法,具体设计了ECL二值主从型D触发器、ECL三值D锁存器以及ECL三值T触发器置数单元.采用TSMC 0.18 μm工艺参数对所设计的电路进行HSPICE模拟,结果显示,所设计的电路具有正确的逻辑功能和良好的瞬态特性,验证了本方法的正确性.与以往的ECL触发器电路相比,本方法设计的ECL触发器电路结构有所简化,运用和图方法,使得设计更加简单、直观有效.特别是在较复杂电路设计时,本方法更显优势,电路结构更为简单,所用晶体管数量更少.     

基于多阈值技术的低功耗D触发器设计

目前CMOS电路中,漏电流功耗已经成为不可忽视的部分.降低电路漏电流功耗的一种有效方法是采用多阈值电路技术.根据多阈值电路设计原理,电路的关键路径采用低阈值晶体管,以保证电路的性能;非关键路径采用高阈值晶体管,以降低电路的漏电流功耗.对于触发器来说,其对时钟的响应部分是一个关键路径,而对信号的响应部分是非关键路径.本文据此设计了一种新型低功耗D触发器--多阈值与非门保持型D触发器.该电路结构简单,降低了电路漏电流功耗,并且当输入保持不变时,时钟信号不作用于内部结点,使内部结点电压保持不变,这进一步降低了电路的功耗.模拟结果表明所设计的D触发器跟传统的D触发器相比,可节省近25%的功耗.     

基于阈算术代数系统的ECL触发器设计

针对ECL触发器设计中存在电路结构复杂、设计过程繁琐等不足,在分析ECL电路特点和阈算术代数系统的基础上,设计出一种ECL算术运算单元电路,进而提出了基于阈算术代数系统的ECL触发器的设计方法,具体设计了ECL二值主从型D触发器、ECL三值D锁存器以及ECL三值T触发器置数单元.采用TSMC 0.18μm工艺参数对所设计的电路进行HSPICE模拟,结果显示,所设计的电路具有正确的逻辑功能和良好的瞬态特性,验证了本方法的正确性.与以往的ECL触发器电路相比,本方法设计的ECL触发器电路结构有所简化,运用和图方法,使得设计更加简单、直观有效.特别是在较复杂电路设计时,本方法更显优势,电路结构更为简单,所用晶体管数量更少.     

主从型D触发器的动态功耗分析

主从型D触发器的动态功耗同触发器内部节点上的信号跃迁情况和节点电容有关。基于D触发器的电路结构与MOS管参数，本文对主从型D触发器各个节点电容进行了计算，利用对各节点电容的计算值，便可估算在某一激励输入序列的D触发器的动态功耗，Pspice模拟证实了该一动态功耗算的准确性，搞清了D触发器内部诸结点电容与MOS管参数之间的关系亦为降低它的动态功耗提供了参考依据。     

基于钟控神经MOS管的多值双边沿D触发器设计

通过对钟控神经MOS管特性和冗余抑制技术的研究,提出了一种新型多值双边沿D触发器的设计方案．该方案利用钟控神经MOS管多输入栅加权信号控制、浮栅上的电容耦合效应及具有对浮栅进行初始化并将数据保存在浮栅上等特性,实现D触发器的多值输出．与传统触发器相比较,此多值触发器不但减少时钟冗余信号,降低电路功耗,提高电路效率,而且无需改变电路的结构就可实现不同基的多值D触发器．最后,采用0．25μm CMOS工艺,利用PSPICE模拟验证了所设计的电路具有正确的逻辑功能,并与相同功能多值D触发器比较,多值双边沿D触发器具有明显的低功耗特性．     

基于D触发器的物理不可克隆函数

物理不可克隆函数（PUF）是指利用半导体制造工艺中不可避免的固有偏差，产生具有独特性和稳定性的响应结果，使集成电路芯片具有不可克隆的特性。提出了一种新型的基于D触发器的物理不可克隆函数。利用D触发器建立的时间随机分布函数产生PUF激励输出响应，并通过D触发器对的差分结构提高输出结果的准确性。实验结果显示，此PUF的性能近乎理想。与主流PUF相比，基于D触发器的PUF明显增强了设计的唯一性。     

基于MCML的高性能三值D型触发器的设计

MCML电路由于具有高速低摆幅、抗干扰能力强、在高频下比传统CMOS电路功耗更低等优点,越来越受到广泛关注.通过分析二值MCML电路的设计方法,引入与参考电压进行比较的思路,设计了一种结构简单的新型高性能三值D型触发器.采用TSMC 180 nm工艺,使用HSPICE进行模拟.结果表明,所设计的触发器不仅具有正确的逻辑功能,工作频率达到10 GHz,平均D-Q延时和PDP也比传统CMOS三值触发器有明显降低,且随着工作频率的上升,PDP不断下降,适合于高速和高工作频率的应用.     

基于CNFET的三值脉冲式D触发器设计

通过对脉冲式时序电路的研究,利用多值开关信号理论,设计基于碳纳米场效应晶体管的单边沿和双边沿三值脉冲式D触发器.该方案利用CNFET高速低功耗特征,结合多值逻辑电路的开关运算,简化函数表达式,优化电路结构,减少晶体管数量,达到了降低功耗的目的.经过HSPICE仿真结果表明,所设计的三值脉冲式D触发器具有正确的逻辑功能和低功耗特性.     

基于多β晶体管的三值全功能触发器及其应用

本文在分析多β晶体管工作原理的基础上,提出了利用多β晶体管结合ECL构成三值开关,并以此为基础设计了三值D型锁存器和三值主从型D触发器．本文还设计了三值全功能触发器,并讨论了三值全功能触发器的逻辑功能及其激励函数,最后应用全功能触发器对时序电路的实例进行了设计,实例设计表明应用该触发器可以简化电路结构,提高电路的工作速度．     

基于RTD和HEMT的D触发器设计

共振隧穿二极管(RTD)作为一种新的量子器件和纳米电子器件,具有负内阻、电路功耗低、工作频率高、双稳态和自锁等特性,可突破CMOS工艺尺寸的物理极限,在数字集成电路领域有更为广阔的发展空间.针对RTD的特性,采用3个RTD串联的单双稳态转换逻辑单元(MOBILE)和类SR锁存器,设计了基于RTD和HEMT(高电子迁移率晶体管)的D触发器.较于其他研究的D触发器,该D触发器能有效降低电路的器件数量和复杂度,且能抗S、R信号的延时差异干扰,具有更稳健的输出.     

一种新型的单电子数值比较器

基于单电子晶体管的I-V特性,在构建反相器的基础上,推出了或非门及与或非逻辑门,并最终实现了一种新型的2位单电子数值比较器,利用SPICE模拟器验证了电路设计的正确性.该比较器结合了单电子晶体管与MOS管的优点.分析结果表明:与仅由单电子晶体管实现的比较器相比,电路的驱动能力提高的同时减少至少12个晶体管;与具有相同逻辑结构的CMOS实现的电路相比,该新型比较器使用了简单的单电子器件,使得电路的结构尺寸得到了极大的缩小,电路的功耗仅在10-10W数量级上,为将来超大规模集成电路进一步微型化奠定了基础.     

基于传输电压开关理论的单栅极SET电路设计

在分析了单电子晶体管(SET)的I-V特性后,通过对SET背景电荷的设置,使之具有类似PMOS或NMOS的电学特性;同时将传输电压开关理论引入到SET的电路设计中,并用单栅极SET实现了该理论的基本运算电路.随后以异或门和一位比较器为例,利用这些基本运算电路,进行了基于SET的开关级电路设计.最后,利用Pspice软件验证了所设计的电路逻辑功能正确,设计方法可行;电路的输入输出高低电平一致,具有良好的电压兼容性,易于级联.仿真结果表明,与基于互补结构设计的SET电路相比,基于开关级设计的SET电路具有结构简单、功耗低、延迟小的特点.     

基于互补型SET的通用阈值逻辑门设计

与MOS管相比,单电子晶体管(SET)具有超低功耗、超高集成度等优点,被认为是可能取代MOS管的新一代量子器件的主要竞争者.在简要介绍SET特性及通用阈值逻辑门(UTLG)的基础上,沿用CMOS逻辑电路的设计思想,提出了功能强大的基于互补型SET的三变量UTLG实现方案.利用一个UTLG辅之少量门电路就可实现全部256个三变量逻辑函数.通过实例说明了利用查表设计进行UTLG综合的过程.对所设计的SET电路进行了Pspice仿真,结果表明,基于SET的UTLG以及用UTLG实现的全比较器均具有正确的逻辑功能.     

基于多β 晶体管的高速电子模拟开关

本文在分析双极型模拟开关和多β 晶体管工作特性的基础上, 利用多β 晶体管工作在线性放大区、工 作速度高、射极输入射极输出结构等优点, 设计了基于多β 晶体管的高速电子模拟开关.计算机模拟表明, 该模拟开关不仅具有结构简单, 导通阻抗小, 而且速度极高.本文还通过多路复用器设计, 显示了该模拟开关的射极输入射极输出特性使有关电路设计变得简单容易.     

适于智能水表的低功耗低噪声放大器设计

采用交叉源耦合差分结构以及有源器件并联技术,提出了一种适合智能水表芯片前端具有对称结构的低功耗低噪声放大器.基于标准0.35 μm CMOS工艺进行实现,PSPICE仿真测试结果表明,在2.5 V的典型电源电压和1 kHz的输入信号频率下,所提出的放大器等效输入噪声为9.1 nV·Hz^-1/2,系统功耗为104 μW.具有低噪声和低功耗的特性,已达到智能水表芯片系统的工作需求.     

基于正反馈异或/同或门的低延时混合逻辑加法器设计

针对采用传输管逻辑设计的加法器存在阈值损失以及延时过高等问题, 结合正反馈原理, 提出无阈值损失的低延时正反馈混合逻辑加法器设计方案. 该方案首先分析传输管异或门阈值损失机理, 利用正反馈环电平锁定特性, 设计无阈值损失的正反馈异或/同或门; 然后利用有比逻辑特定晶体管的尺寸差, 以减少正反馈异或/同或门输出延时; 最后融合传输管逻辑、传输门逻辑和静态互补CMOS逻辑等的优点, 实现无阈值损失且低延时的混合逻辑加法器. 在TSMC 65nm CMOS工艺下, HSPICE仿真结果表明, 所设计电路与传输门加法器相比延时和功耗延时积分别降低12.75%和10.88%.     

基于多阈值技术的CMOS低功耗可预置边沿触发器设计

超大规模集成电路设计工艺已进入深亚微米阶段,漏电流功耗已经成为不可忽视的部分,多阈值CMOS技术是一种降低电路漏电流功耗的有效方击,它通过接入高阔值MOS管来抑制低阈值模块的漏电流．本文利用多阈值技术实现电路的冗余抑制,设计了基于多闻值技术的CMOS可预置主从型单边沿、双边沿D触发器,模拟结果表明,设计的触发器能有效降低电路漏电流功耗,跟已有文献提出的可预置主从型触发器相比,可节省近15％的功耗。