间接式低相噪频率综合器

文章介绍了S波段低相位噪声,快捷变频的间接式频率综合成的设计、方案、及研制情况,并给出测试结果及有关数据和优缺点。     

Ku频段卫星通信微波频率综合器

本文介绍了一种用于卫星通信Ku频段微波频率综合器。首先讨论了该综合器方案设计考虑并对关键技术指标相位噪声进行了简要分析,着重介绍了频率综合器中主要部件的设计制作,最后给出了Ku频段微波频率综合器主要性能指标。     

L波段全电调式频率综合器

介绍一种新型的L波段频率综合器。该综合器在电路设计,使用器件和外围设备等方面有许多的改进和更新。这些措施对提高综合器的MTBF值非常有效,并在多项工程中得到验证。结果表明其稳定可靠性已完全能满足工程需要。     

数字化频率综合器的相位噪声分析与估算

利用随机过程理论计算了数字化频率综合器中各个量化噪声，并在假设各等效量化噪声相互独立前提下得出了输出相位噪声值，同时给出在不同采样率和不同数字电路精度情况下输出相位噪声变化，并得出了一般性结论。     

X波段雷达频率综合器

论述Ｘ波段雷达频率综合器的方案、用直接合成与间接合成相结合的方法实现直接锁定Ｘ波段ＶＣＯ的设计方法及关键技术措施。并给出达到的主要技术指标、测试结果和测量方法。     

小型化频率综合器技术分析

依据频率综合器的设计原理,运用ADIsimPLL软件设计电路的相关参数,在软件平台中进行建模及初步电路仿真.借鉴以往经验选择关键参量进行优化设计,得出了符合指标要求的频率综合器设计模型及环路参数,并根据该设计模型及相应的环路参数进行了产品加工及性能测试.性能测试分析表明,采用该频率综合器设计原理设计的频率综合器具有相位噪声指标高、调试简单、尺寸小等特点,完全适用于系统及工程应用.     

C波段频率综合器的工程实现

介绍了一种微波通信系统中频率范围6.6～7.4GHz,步进10MHz的C波段频率综合器的工程实现方法。选用混频环的方案,低相躁的鉴相器、CRO等器件实现了系统的指标。详细叙述了方案的选择,主要电路的设计方法以及综合器的相位噪声分析,并阐述了混频环设计中需要注意的一些问题。     

S波段频率综合技术研究

本文论述的Ｓ波段频率综合器，频率范围是２．６１￣３．９６ＧＨｚ，频率步进为２．５ＭＨｚ，相位噪声指标〈－（８８￣９３）ｄＢｃ／Ｈｚ，长期频率稳定度为１×１０＾－９／日，杂散抑制优于５５ｄＢ，谐波抑制优于５０ｄＢ，输出功率大于１４ｄＢｍ。     

基于YIG振荡器的宽带频率综合器设计

针对提出的频率综合器性能指标要求,对基于钇铁石榴石(YIG)振荡器的C波段频率综合器的设计方案进行了简要介绍。采用混频环的方式并选用低相噪的YIG振荡器,降低了分频比和相位噪声。建立了混频环的相位噪声模型,对相位噪声进行了分析和估算。介绍了关键器件YIG振荡器和辅助环锁相芯片HMC698LP5的应用,给出了实验测试结果并进行了分析。该设计已在工程实际中得到了应用和验证,对于其他频段的高性能频率综合器设计有一定借鉴作用。     

单片UHF RFID阅读器中低噪声频率综合器的设计

结合EPC global C1 G2协议和ETSI规范要求,讨论了频率综合器噪声性能需求,并设计实现了用于单片CMOS UHF RFID阅读器中的低噪声三阶电荷泵锁相环频率综合器.在关键模块LC VCO的设计中,采用对称LC滤波器和LDO 调节器提高VCO相位噪声性能.电路采用IBM 0.18 μm CMOS RF工艺实现,测得频率综合器在中心频率频偏200 kHz和1 MHz处相位噪声分别为-109.13 dBc/Hz和-127.02 dBc/Hz.     

C波段小型化低相噪全相参频率综合器

提出了一种小型低相噪、低杂散的C波段全相参频率综合器设计方案。基带信号由DDS芯片产生,通过对环路滤波器和电路印制板的优化设计改善相噪和杂散性能,并与PLL输出的C波段点频信号进行上变频,得到所需信号。介绍了实现原理、相位噪声模型及设计方法。测试结果表明,在7.8GHz处,频综相位噪声≤-103dBc/Hz@100kHz,杂波抑制≤-61dBc。     

DCS星地回路测试用频率综合器

阐述了DCS星地回路测试用频率综合器的设计方案,分析了相位噪声,给出了各锁相环路的实现方法以及波道转换的键盘控制方式。该综合器设计合理,具有优良的相位噪声性能,满足整体设备要求,工作稳定可靠。     

2.30GHz—2.70GHz锁相环式频率综合技术研究

本文阐述了一个基本的Ｓ波段锁相式频率综合器，频率范围是２．３０ＧＨｚ－２．７０ＧＨｚ，频率步进为５ＭＨｚ，相位噪声指标为￡（１０ｋＨｚ）〈－９５ｄＢｃ／Ｈｚ，杂散抑制优于５０ｄ，输出功率大于１０ｄＢｍ。     

Ku波段直接频率综合器设计

为了实现Ku波段直接频率综合器,该文叙述了用数字和模拟直接合成的方法产生一、二本振、各种相参时钟及发射激励信号的设计方法和关键技术措施;并给出了达到的主要技术指标、测试结果和测量方法。实验结果与理论模拟基本一致,验证了方案的可行性。     

频率综合器的小型化设计

小型化是现代电子通信系统的一个重要的研究方向,射频信道的小型化设计重点是频率综合器的小型化设计。介绍了采用集成度很高的频率合成器芯片Si4133来设计频率综合器的方法、Si4133频率合成器芯片的工作原理和功能结构,以及在具体通信系统中以该芯片为核心的频率源的实现过程。测试结果显示,该频率源相位噪声较低、杂散低,满足设计和系统使用要求。     

X波段频率综合器锁相环相位噪声特性分析

本文分析了某雷达频综3cm锁相环的噪声特性。计算出了锁相环输出相噪的理论值。并对影响输出相位噪声的主要因素做了分析。最后给出了试验结果。     

UHF RFID阅读器中低噪声Σ小数频率综合器的设计

采用0.18μmRF CMOS工艺结合EPC C1G2协议和ETSI规范要求,实现了一种应用于CMOS超高频射频识别阅读器中的低噪声ΔΣ小数频率综合器。基于三位三阶误差反馈型ΔΣ解调器,采用系数重配技术,有效提高频率综合器中频段噪声性能;关键电路VCO的设计过程中采用低压差调压器技术为VCO提供稳定偏压,提高了VCO相位噪声性能。多电源供电模式下全芯片偏置电流为9.6mA,测得在中心频率频偏200kHz、1MHz处,相处噪声分别为-108dBc/Hz和-129.8dBc/Hz。     

K波段低相位噪声频率综合器的设计与实现

采用双锁相环混频设计方案,设计了一种低相位噪声频率综合器,实现了单锁相环难以实现的低相位噪声指标。在系统理论分析的基础上,优化了电路布局,实际的电路尺寸为45.0 mm×30.0 mm×12.0 mm,实现了小型化K波段低相位噪声频率综合器。对频率综合器电路进行了测试,输出信号相位噪声为 -95 dBc/Hz @1 kHz和 -99 dBc/Hz @≥40 kHz,杂散为-72 dBc,完全满足设计指标的要求。