MPEG-2视频反量化和IDCT的VLSI设计

反量化（ＩＱ）和反离散余弦变换（ＩＤＣＴ）是ＭＰＥＧ－２中恢复帧内编码系数或差分系数的重要手段。设计了用于ＭＰＥＧ－２ＭＰ＠ＭＬ视频解码超大规模集成电路（ＶＬＳＩ）的ＩＱ和ＩＤＣＴ电路结构,采用ＶＨＤＬ进行描述并通过模拟得到验证。采用全硬件实现的方法,并针对性地提出了相应的硬件电路结构设计,减少了电路规模以适应ＭＰＥＧ－２ＭＰ＠ＭＬ视频较大的数据量,达到了实时解码的目的。     

一种新的MPEG-2运动补偿VLSI结构

在MPEG-2MP@HL(Main Profile at High Level)运动补偿的硬件实现中，需要运算的图像数据量非常大，该文采用双口RAM作为运动补偿的缓存器、流水线预测结构的方案，很好地解决了数据吞吐量大的问题．文中的方案通过FPGA(Field Programmable Gate Array)验证，给出了相关结果并与参考文献进行了比较．仿真结果表明该文的方案能满足MPEG-2MP@HL的实时解码要求，并用EDA软件进行ASIC设计．     

MPEG-2视频解码的可变字长解码器的设计

设计了一种适用于MPEG－2视频解码的可变长解码器（VLD）,根据数据流的特点进行了模块划分,减少硬件开销,根据MPEG－2变字长码表的特点,采用码字分割,减少码字的存储空间,采用并地移位器,使每个周期能处理一个码字,采用VERILOG语言进行描述并通过仿真,用FPGA硬件实现后实际放映DVD影碟得以验证,通过Synopsys工具,用0．25μm工艺库综合,最坏情况下（4．75V,70℃）的工作时钟频率为150MHz,设计电路规模为五十万门左右,FPGA工作频率为50MHz.     

MPEG-2传输流再复用器的设计

提出一套MPEG—2传输流再复用器的设计方案。该方案采用CAM RAM组合代替简单的RAM结构用于构造PID信息表，在保证速度的基础上，大大节约了资源；提出了“两步法”PCR校正算法，在保证节目时钟基准(PCR)校正精度的基础上，大大减小了硬件设计的复杂度；基于该再复用器，提出了MPEG—2传输流、纯数据、主控机插入等几种实用的数据插入方式，以适应不同的应用环境。     

MPEG—2视频压缩技术浅析

主要阐述了MPEG－2视频数据压缩技术,首先介绍MPEG－2的产生发展过程,其次叙述了MPEG－2视频压缩的分类和压缩方法,再次结合实际应用进一步论述了MPEG－2的独到之处,最后介绍了一下它的发展前景。     

MPEG-2视频变长码解码VLSI设计

提出了一个ＭＰＥＧ２ 视频解码中变长码解码的ＶＬＳＩ设计．采用桶形移位缓冲器并行解变长码、分别进行变长码的长度计算和解码以及将码表分割成多个小码表等新的硬件设计,使得每个周期解一个变长码的码字,保证了ＭＰＥＧ２ ＭＰ＠ ＭＬ的实时解码,并为更复杂的应用提供了扩展的余地．     

MPEG-2传送流分析仪的研制

重点介绍了MPEG－2传送流分析仪的功能原理，采用微软公司的VisualC 6.0版本的程序设计语言进行码流分析和结果显示的软件实现方法。及硬件设计方案，所研制的分析经实践检验证实其对MPEG－2码流的分析结果正确且用户界面简洁友好。     

基于传输时延约束的MPEG-2 VBR视频业务平滑

为了平滑在信道中传输的运动图像编码标准（ＭＰＥＧ－２）频频码流,并且同时保持较好的视觉质量,针对非交式应用中视频传输延时可以大于帧周期,并根据ＭＰＥＧ－２频Ｉ、Ｐ、Ｂ帧码字数的差异,提出了基于给定传输时延下的可变比特率（ＶＢＲ）业务平滑算法和对应的平滑计算公式,调整各帧的传输时间,在确保帧传输延时的前提下,减小帧之间的信道接入码率变化次数和帧度,降低信道的波动,从而便于进行接入控制,通过软件的仿真     

实时实现MPEG2运动估计的DSP处理系统

本文根据ＭＰＥＧ２的图像标准与要求，利用若干大规模集成电路芯片，设计了实时实现活动图像运动估计的ＤＳＰ处理系统板，通过序列图像的测试，证明其工作正常，性能可靠，完全符合ＭＰＥＧ２的技术规范，从而为我国近期实现ＭＰＥＧ２的编解码系统、乃至ＨＤＴＶ实验系统在硬件方面打下了良好的基础。     

MPEG—2系统运动图像质量评价技术的研究

结合MPEG－2系统特点和人的视觉特性,研究了评价运动图像质量的两个失真量;三维加权信噪比（WSNR）和三维加权块效应（WBSNR）,实验表明,加权后的客观测试指标,较物理峰值信噪比（PSNR）,与主观评价结果的相关性更高。     

一种改进的PWM型VLSI神经网络的设计

神经网络的超大规模集成电路 (VL SI)实现是发挥其优势的有效途径。改进了现有的基于脉宽调制 (PWM)技术的 VL SI神经网络设计方式。提出了一种结构简单的突触乘法器 ,它的精度高、线性范围大 ,而且不受开关噪声的影响。设计了一个增益可调的电压型 sigmoid变换电路 ,用以实现不同的神经元激活函数。提出一个 PWM所必需的电压-脉冲转换电路 ,它具有较高的转换精度和线性度。以这 3种电路为基础设计了一个解决异或 (XOR)问题的 PWM型VL SI神经网络。模拟结果表明其功能正确 ,具有较高的识别速度 ,适于神经网络的 VL SI实现     

PFM神经网络VLSI电路的故障诊断应用

为了改变传统的基于软件的故障诊断模式,发挥神经网络超大规模集成电路(VLSI)的优势,提出了一种用于故障诊断的改进脉冲频率调制(PFM)模拟神经网络脉冲流VLSI电路.利用单层感知器网络、场效应管电路实现了一种新的数字模拟混合突触乘法/加法器电路.以此电路为基础,设计了进行主轴承磨损故障诊断的神经网络故障识别系统.用含有故障信息的噪声信号代替振动信号进行特征值提取,经过前置信号处理分析、故障特征值提取和神经网络运算,最后得出代表待诊断测试信号与标准故障模板之间"欧氏距离"的VLSI电路输出端电容的电压值.根据各个电压值,可以判断出故障类别.该电路具有较高的识别精度,可以实现实时在线的故障诊断.     

VLSI design of 3D display processing chip for binocular stereo displays

In order to develop the core chip supporting binocular stereo displays for head mounted display(HMD)and glasses-TV,a very large scale integrated(VLSI)design scheme is proposed by using a pipeline architecture for 3D display processing chip(HMD100).Some key techniques including stereo display processing and high precision video scaling based bicubic interpolation,and their hardware implementations which improve the image quality are presented.The proposed HMD100 chip is verified by the field-programmable gate array(FPGA).As one of innovative and high integration SoC chips,HMD100 is designed by a digital and analog mixed circuit.It can support binocular stereo display,has better scaling effect and integration.Hence it is applicable in virtual reality(VR),3D games and other microdisplay domains.     

集成电路设计,验证,测试系统的研究

本文对“ＬＳＩ／ＶＬＳＩ设计、验证、测试系统”进行了理论总结,文中分别阐述了该系统中的设计子系统、验证子系统和测试子系统,以及它们所包含的软件概况和主要技术成果。     

二维布图结构的VLSI单元优化算法

针对阵列优化问题提出了一种反复“压缩”和“放松”的算法ＳＱＵＥＥＺＥＲ。此算法在每一“压缩”和“放松”过程中，首先使用“贪婪的”（ｇｒｅｅｄｙ）方法来压缩布图面积，直到面积不再减小，再对被压缩在一起的单元进行“放松”，允许布图面积适当增大，使布图的拓扑结构得以改变，然后对放松的布图再进行“压缩”和“放松”。算法对给定的初始布图反复地“压缩”和“放松”，直到满足终止条件（如几次选代过后布图面积不再减小等）为止。测试实验结果表明，本算法和“模拟退火”算法一样，具有绕开局部最优的能力，且运算速度较快。实验结果令人满意。     

高效椭圆曲线签名算法核心运算VLSI设计

针对椭圆曲线签名算法要使用的乘法器和除法器提出了一种新的结构，并在此基础上进行了系统设计。该设计进行了ASIC综合和仿真，其仿真结果和理论分析相符合，与其他设计相比，在时间复杂度上有所提高。     

改进的离散小波变换流水线VLSI结构

为了解决离散小波变换的流水线超大规模集成电路(VLSI)结构硬件开销大的问题,在翻转结构的基础上,提出了一种改进的流水线VLSI结构.该结构采用合并提升步骤和流水线设计的方法,有效调整了原始数据的运算路径;其二维离散小波变换的结构由列滤波模块、2×2转置模块、行滤波模块和缩放模块4部分组成;行和列滤波器同时进行滤波,2×2转置模块实现了用几个寄存器代替大量的中间转置存储空间,并引入4选1的多路选择器到缩放模块中.实验结果表明,在关键路径的约束条件下,这种结构有效减小了硬件开销,降低了功耗.