一种高速低功耗可重构流水线乘法器

文章针对在语音、视频等多媒体信号处理中出现的可变速率信号，设计了一种新型的高速低功耗可重构流水线乘法器电路，该电路可通过改变流水级数使运算频率与待处理的信号频率相匹配，明显地降低了功耗、提高了效率。并在0．25μm CMOS工艺条件下对该电路性能进行了仿真、分析、比较。在保证最大频率为1．04GHz的高运算速度情况下，最多可节约电路功耗36％。     

一种位级流水线乘法器的设计

本文提出一种位级流水线乘法器的设计方法。在算法上考虑了无符号数与符号数各种组态的乘法运算;采用并行的半脉动阵列结构,节省了大量寄存器;使用带寄存的多米诺电路型式,减少了器件数、提高了速度并降低了功耗。按这种方法设计的8×8乘法器所需器件数少于3000个,采用2μmCMOS工艺可以达到100MHz以上的流水线工作频率。     

基于多流水线的可重构系统

介绍一种采用多条运算流水线技术的粗粒度动态可重构计算系统．使得能够在时间维和空间维上同时开发算法的循环级并行性。在此基础上研究了可重构器件的细织结构形式以及面向动态可重构的互连网络．并给出了在该系统上求解一般问题（如FIR）的重构与执行过程。最后，为实现算法到结构的自动化映射而初步建立了协同编译器框架并展望了在系统中融合向量技术的前景．     

一种可重构流水线ADC的设计

对多标准无线通信系统中的A／D转换器进行了研究,根据无线通信系统的特点,构建了一个新型可重构流水线A／D转换器结构,该A／D转换器的可重构功能是通过在低分辨率下关断子级流水线来实现的。转换器的系统指标为6～14b,从而可以在保证不影响ADC性能的前提下,引入新颖的可重构控制以进一步降低功耗。最后对改进的可重构流水线ADC进行了性能仿真。     

一种16×16位高速低功耗流水线乘法器的设计

提出了一种16×16位的高速低功耗流水线乘法器的设计。乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻辑,其性能较普通CMOS逻辑全加器有很大改善。使用0.5μmCMOS工艺模型,HSPICE模拟结果表明,在频率为150MHz条件下,电源电压3.0V,其平均功耗为11.74mW,延迟为6.5ns。     

面向多媒体信息处理的可重构BOOTH乘法器设计

设计了一种新型可重构BOOTH乘法器.该乘法器在BOOTH编码、部分积生成、部分积压缩和最终加法器的设计中都充分考虑了可重构的需要,能方便快速地实现8位乘法器和16位乘法器之间的切换,便于在同一电路上实现基于字节和字的多媒体信息处理.该乘法器通过VHDL语言编程实现,采用XST综合,并通过Modelsim在XC2V4000上完成布局布线后仿真.试验结果表明:与基于乘法分配律的可重构乘法器相比,该方法具有占用资源少和速度快的优点.     

一种结构新颖的流水线Booth乘法器设计

在对传统Booth乘法器研究的基础上,介绍了一种结构新颖的流水线型布什(Booth)乘法器。使用基-4 Booth编码、华莱士树(Wallace Tree)压缩结构、64位Kogge-Stone前缀加法器实现,并在分段实现的64位Kogge-Stone前缀加法器中插入4级流水线寄存器,实现32 t×32 bit无符号和有符号数快速乘法。用硬件描述语言设计该乘法器,使用现场可编程门阵列(Field Programmable Gate Array,FPGA)进行验证,并采用SMIC 0.18 μm CMOS标准单元工艺对该乘法器进行综合。综合结果表明,电路的关键路径延时为3.6 ns,芯片面积＜0.134 mm,功耗＜32.69 mW。     

一种支持无符号数的流水线乘法器

文章介绍了一种32×32位的乘法器设计方案。该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展,使电路结构简洁清晰;使用(4,2)计数器实现Wallace树提高了部分积的归约性能;应用了流水线技术并且具有完整的控制接口。该设计综合考虑了一个高性能通用CPU对定点乘法的要求,作为某CPU定点部件的一部分,在FPGA和ASIC上得到验证。     

32位可重构多功能乘法器的设计与实现

为了提高计算机硬件的利用率,及改善计算性能,提出了一种32位可重构多功能乘法器的实现方法,并能完成8位有符号、无符号,16位有符号、无符号,32位有符号、无符号的乘法,共6种乘法计算功能,并用verilog实现了设计,进行了仿真,得到了正确的结果.     

Low power and high speed multiplier design with row bypassing and parallel architecture

This paper presents a low power and high speed row bypassing multiplier. The primary power reductions are obtained by tuning off MOS components through multiplexers when the operands of multiplier are zero. Analysis of the conventional DSP applications shows that the average of zero input of operand in multiplier is 73.8 percent. Therefore, significant power consumption can be reduced by the proposed bypassing multiplier. The proposed multiplier adopts ripple-carry adder with fewer additional hardware components. In addition, the proposed bypassing architecture can enhance operating speed by the additional parallel architecture to shorten the delay time of the proposed multiplier. Both unsigned and signed operands of multiplier are developed. Post-layout simulations are performed with standard TSMC 0.18 μm CMOS technology and 1.8 V supply voltage by Cadence Spectre simulation tools. Simulation results show that the proposed design can reduce power consumption and operating speed compared to those of counterparts. For a 16×16 multiplier, the proposed design achieves 17 and 36 percent reduction in power consumption and delay, respectively, at the cost of 20 percent increase of chip area in comparison with those of conventional array multipliers. In addition, the proposed design achieves averages of 11 and 38 percent reduction in power consumption and delay with 46 percent less chip area in comparison with those counterparts for both unsigned and signed multipliers. The proposed design is suitable for low power and high speed arithmetic applications.     

一种高线性度,宽动态范围的电流模乘法器/除法器

本文提出了一种高线性,宽动态范围的电流模乘法器/除法器(current mode multiplier/divider,CMM/D)。该CMM/D基于二极管的对数-反对数性质实现,因此能达到更宽的动态范围。其输出电流与温度、工艺参数无关,且电路采用高精度电流镜,因此能实现高线性。此外,该电路不需要为输入信号提供额外的偏置电流,节省了功耗。通过正确的选择输入输出端口,在不改变拓扑结构的前提下,该电路可以实现乘法,除法功能。本文提出的CMM/D采用0.25μm BCD 工艺实现,芯片面积为0.26×0.24mm₂。输入电流从0到200μA变化时,结果显示该CMM/D的最大静态误差为±1.8%, 总谐波失真为0.4%。     

基于DSP的高速原子力显微镜系统

传统的以PC机为控制核心的AFM(atomic force microscope)越来越无法满足快速成像的要求,具有先进控制系统的高速AFM正成为国内外的一个研究热点.本文介绍了一种以DSP(digital signal processor)为控制核心的AFM系统.在该系统中,自动进针/退针、扫描电压的产生、A/D采样、D/A输出以及数字闭环反馈控制等任务均在DSP控制下完成;在分辨率为512×512时,可以获得行频55 Hz的扫描速度.实验表明,即便在这样高速扫描的情况下,该系统仍具有良好的成像性能.     

LSI multiplier using high speed ULG

The three-gating stage 4/spl times/4-bit multiplier design and its LSI realization using 34 ECL cascode cells are described. Use of a modular single-stage universal logic gate as the primary logic building block in the multiplier allows achievement of a factor of 2 delay reduction relative to multipliers described previously.     

一种新型的快速关断绝缘栅双极晶体管

本文提出了一种新型的快速关断绝缘栅双极晶体管。在关断的时候,器件用一个自己驱动的P型晶体管来短路发射极PN结。在没有引入如折返电流电压曲线等副作用和工艺困难的情况下,器件实现了低导通压降和快速关断。数值仿真表明关断时间从120ns降到12纳秒,同时并没有增加导通压降。     

高速连接器全球专利布局特点

我国是全球连接器的主要市场,但本土企业主要集中在中低端领域发展。随着连接器的快速发展,中国成为全球连接器增长最快和容量最大的市场。对全球高速连接器专利布局进行多角度分析,提出推动我国高速连接器企业知识产权能力建设的几点建议。     

高速半导体激光器的匹配技术

本文较全面地介绍了高速半导体激光器的匹配技术,详细讨论了三种匹配网络的设计原理和适用范围,评述了各自的优缺点。     

高速雷达数据回放系统的实现

随着航空、雷达、声纳、遥感卫星图像传输等领域实时数据采集量的不断增加，以及实时数据处理系统能力的不断提升，对记录和回放系统的数据传输速率提出了更高的要求。现提出了一种高速雷达数据回放系统的实现方案。采用高性能的磁盘阵列和I／O控制载板，同时结合定制化设计的零延时换序PMC卡，使得单通道数据回放速率可以达到512Mb／s，满足了系统的设计指标。     

一种改进光探测器高速性能的新方法

研究了一种在光探测器的结构设计中加入平面螺旋电感从而提高光探测器高速性能的新方法。对影响探测器频率响应的因素进行分析,结果表明,增加电感值可以减小结电容对高速性能的限制,仿真结果也得到同样的结论。根据理论分析结果制作出探测器并进行测量,测量数据显示,未加电感的光探测器高速性能只能达到2GHz,而加电感的光探测器高速性能最大,可以达到5GHz,证明了电感值的增加可以明显提高器件的高速性能,得到了与理论分析一致的结果。