基于FPGA的高速自适应格型滤波器的实现

针对高速高灵敏度数字信号处理时对于自适应滤波器的数值特性和实时性的要求,在一种自适应格型联合滤波器的基础上提出算法改进,采用驰豫超前流水线技术和时序重构技术,在损失较小滤波性能的情况下,在FPGA中实现算法并可以达到较高的工作频率。     

基于FPGA的梯度自适应格型滤波器设计

对于高灵敏度的数字信号的处理需要使用数值特性优良的格型滤波器。利用EDA技术设计了梯度自适应格型滤波器。实验表明更新反射系数的步长应随着模块数的增加逐步减小。对梯度自适应格型滤波器的单独模块采用驰豫超前技术设计,显著提高了FPGA的运行时钟速率。     

DLMS高速自适应滤波器的FPGA实现

在分析传统自适应滤波算法的基础上,针对自适应滤波器的硬件实现,采用一种适合FPGA实现的DLMS算法。使用VHDL语言完成设计,仿真实验验证了设计的正确性,经过编译和布局布线后对改进算法和传统算法进行了比较,结果表明改进算法在增加硬件消耗较少的情况下有效提高了系统工作频率。     

流水线自适应格型联合处理器的FPGA设计

针对用FPGA设计梯度自适应格型联合处理滤波器时,由于自身算法复杂度引起的时钟速度过低问题,提出了一种驰豫超前的流水线优化设计方案.该方案对组成联合处理器的格型节和横向组合器的级间环路中权值更新和误差更新值,分别采用延时技术进行近似处理,缩短了关键路径的计算量,并通过FPGA的仿真设计流程得到了流水线深度和时钟速度的关系.结果表明在不改变自适应参数的情况下,采用三级流水线仅增加逻辑宏单元60%消耗,可以使GALJP滤波器时钟速度提高近30%.     

梯度自适应格型联合处理器的FPGA设计

梯度自适应格型联合处理(GALJP)器的现场可编程门阵列(FPGA)设计是实现自适应滤波器处理非平稳信号的关键技术.利用多种电子设计自动化(EDA)工具并通过行为级、寄存器传输级和门级等3级仿真设计流程,在EP2C5T144C6芯片上设计了一个用于自适应去噪的GALJP电路模型.结果表明,在相同条件下,GALJP滤波器的时钟频率约为横向最小均方误差(LMS)滤波器的1/4.但因达到收敛的迭代次数仅为横向LMS滤波器的1/50,收敛速度反而提高了10倍以上,滤波器阶数的降低也极大减小了硬件资源.     

应用于自适应格型RLS滤波器的变阶数算法

提出了一种新的变阶数(或抽头长度)算法,并将之应用于变阶数自适应格型递归最小二乘(RLS)滤波器的阶数更新中,讨论了格型滤波器阶数更新时相关参数的调整方法。新算法以分贝的形式比较短滤波器与长滤波器的时平均平方误差,采用自适应的抽头长度步长,能够在滤波器权值未收敛时同时快速更新滤波器长度与权值,且在不同大小噪声条件下都能收敛到最优阶数。理论分析与不同大小噪声条件下的自适应系统辨识仿真结果验证了新算法的有效性。      

自适应格型滤波器新算法及其在语音线性预测合成中的应用

本文从适应格型滤波器导出自适应线谱对滤波，提出了使用最小均方型自适应算法逐级更新计算线谱对系数的方法。实验表明，算法与其它算法比较，具有更高的收敛率和较低的失调。用该算法计算得到的ＬＳＰ系数进行语音线性预测合成，获得比使用ＰＡＲＣＯＲ系数更好的结果。     

FIR数字滤波器的简化格型实现

格型滤波器在数值计算性能和结构的模块化等方面都优于直接型,但实现起来较复杂。本文提出一种实现PIR数字滤波器的简化格型结构,它所需的硬件设备量只有常规格型实现时的一半,与直接型实现时相当。文中给出了从直接型到简化格型的综合算法。并对线性相位FIR数字滤波器的格型综合算法作了简化。用实例演示了本文的主要结论。     

格型滤波器的一种硬件设计方案

格型数字滤波器因其良好的数字特性和模块化的结构，易于采用VLSI实现。本文介绍了一种采用Altera公司的Stratix系列的FPGA芯片设计格型IIR滤波器的设计流程，利用相应的EDA（Electronic Design Automation，电子设计自动化）工具软件设计并完成软硬件仿真与验证。结果表明：该方案可以达到设计要求。     

子带分解的自适应滤波器的FPGA实现

基于子带分解的自适应滤波器在提高收敛性能的同时又可以节省一定的计算量。采用Altera 公司的仿真软件Altera DSP Builder 和Quartus Ⅱ7.2进行子带分解的NLMS算法的自适应滤波器现场可编程门阵列设计, 利用Simulink和ModelSim对设计方案进行了模型仿真和功能仿真,达到较好的效果。     

基于FPGA的实时图像自适应中值滤波器设计

利用自适应的中值滤波算法,设计了基于FPGA的实时图像自适应中值滤波器。与之前的软件实现方法相比,程序能满足实时性的要求,且占用资源少,是一种简单易行的方案。在Xilinx硬件平台上已经得到验证。     

一种基于FPGA的抽取滤波器的实现与优化

提出一种在FPGA中以CIC抽取滤波器及CIC补偿滤波器实现的抽取滤波结构。该结构以时间换空间的设计思想实现,最大可能的减少了硬核乘法器数量。同时结合FPGA资源分布特点,提出了以嵌入式RAM单元为核心的实现方法,极大减少了逻辑单元消耗,优化了资源分配,以最合理的资源消耗,实现了很高的滤波性能。     

基于可重构FPGA技术的自适应FIR滤波器的实现

有限冲激响应(FIR)滤波器设计遇到的难题是滤波要进行大量乘法运算,即使是在全定制的专用集成电路中也会导致过大的面积与功耗.对于用硬件实现系数是常量的专用滤波器,可以通过分解系数变为应用加、减和移位而实现乘法.FIR滤波器的复杂性主要由用于系数乘法的加法器/减法器的数量决定.而对于自适应FIR滤波器,大多数场合下可用数字信号处理器(DSP)或CPU通过软件编程的方法来实现,但是对于要求高速运算的场合,VLSI实现是很好的选择.基于这一考虑,可以用符号数的正则表示(CSD)码表示系数, 再利用可重构现场可编程门阵列(FPGA)技术实现.可重构结构的应用,能保证系统的其余部分同时处于运行状态时实现FIR滤波器系数的更新.文中利用CSD码和可重构思想,提出了用FPGA实现自适应FIR滤波器的一种方案.     

MPEG-4 AAC解码器在NIOS Ⅱ平台上的实现和优化

给出了MEPG-4AAC实时解码器在NIOSⅡ平台的实现方案，介绍了MPEG-4AAC—LC解码算法及各关键模块优化算法。在完成实时解码要求下，结合NIOSⅡ平台特性，对解码器在软件代码与处理器上进行优化。实验结果表明CPU时钟为80MHz时能达到实时解码要求。     

一种FIR滤波器的FPGA实现

数字滤波是语音与图像处理和模式识别等应用中的一种基本的数字信号处理部件。文中提出了一种采用FPGA器件并利用窗函数实现线性FIR数字滤波器的方案,使用Xilinx公司的XCS10FPGS器件设计了一个8阶8位FIR滤波器,阶数和位数以及滤波器特性均可方便地更改。     

一种快速的二维中值滤波算法及其硬件实现

为了实现实时图像预处理，介绍了中值滤波器的原理，详细研究了一种快速的二维中值滤波算法，给出了Verilog程序流程，并在现场可编程门阵列（FPGA）上用硬件编程语言实现了此中值滤波器。通过对不同算法的仿真结果进行了详细分析和比较，表明此算法大幅度降低了FPGA的资源占用率，能有效控制系统成本，适合用于硬件实现。