异步FIFO设计

本文介绍如何应用美国ＱＵＩＣＫＬＯＧＩＣ公司的ＱＵＩＣＫＲＡＭ器件设计高速，高可靠异步ＦＩＦＯ。     

基于时钟边沿检测的异步FIFO设计实现

本文首先介绍异步FIFO的概念、基本结构和应用,然后分析传统异步FIFO设计中存在的部分问题,提出一种新颖的基于时钟边沿检测的异步FIFO设计方法,并对其进行综合仿真测试,给出测试分析结果.     

异步FIFO的设计

异步ＦＩＦＯ广泛应用于计算机网络工业中进行非同步数据传送，这里的非同步是指发送用一种速率而接收用另一速率，因此异步ＦＩＦＯ有两个不同的时钟，一个为读同步时钟，一个为写同步时钟。当数据从一个时钟驱动的模块进入另一个时钟驱动的模块时，问题就有可能出现了。例如当写时钟比读时钟快时，未读走的数据有可能被新数据覆盖，因而导至数据丢失。为此，必须增加一些控制信号和状态信号，控制信号如ｐｕｓｈ、ｐｏｐ，状态信号如ｅｍｐｔｙ，ａｌｍｏｓｔｅｍｐｔｙ，ｆｕｌｌ，ａｌｍｏｓｔｆｕｌｌ等。典型的异步ＦＩＦＯ（Ａｓ…     

一种高性能异步FIFO的设计与实现

提供了一种全新的高性能异步FIFO设计方案.首先定义了FIFO的通信协议和总体结构设计,然后围绕如何提高FIFO性能依次论述了存储阵列设计、读写控制逻辑和空脯判断逻辑的设计方法.通过与FPGA本身的FIFO模块比较,该方案可以提高FIFO性能30%以上.     

一种大容量异步FIFO的设计与实现

针对判断FIFO将空和将满两个状态位的难点,提出一种阈值可以由使用者改变的可编程判断方法.以内部RAM容量为16 kB的FIFO的设计为例,基于FIFO的一般结构,介绍了产生RAM地址指针的方式,分析了添加1位指针附加位以判断FIFO状态的方法.电路基于0.18μmCMOS工艺实现.仿真结果表明,这种状态判断方法可以快速、准确地判断出FIFO的状态,FIFO的最快读写频率可达160 MHz.     

一种低功耗异步FIFO存储器的设计

针对传统异步FIFO功耗较高的缺点,设计一种低功耗异步FIFO存储器。通过采用对异步读写指针的前两个状态位直接比较的方法,减少格雷码向二进制转换的电路,并增加门控时钟电路,从而大大降低了存储器的动态功耗。通过软件QuartusⅡ7.2对其进行功耗估算,功耗降低了8%。用ModelSim SE 6.1b进行仿真,验证了设计功能的正确性。     

基于异步FIFO实现不同时钟域间数据传递的设计

数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法，并采用Verilog硬件描述语言通过前仿真和逻辑综合完成设计。     

基于VHDL的异步FIFO设计

FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器（每次时钟到来仅有1位发生改变）表示读／写指针,设计二级同步链为跨越不同时钟域的读／写指针,以提供充足的稳定时间,并通过对比格雷码指针产生空满标志位。该设计采用VHDL语言进行设计,利用ALTERA公司的FPGA得以实现。经验证进一步表明,模块化的设计不仅避免了亚稳态的产生,增大平均无故障工作时间（MBTF）,也使工作效率大为提升。     

异步FIFO的设计分析

基于FIFO的工作原理依次论述了异步FIFO的读写控制逻辑和空满状态判断逻辑,突破了传统的方法,采用分别为读、写指针增添一位附加位的方法来更快、更准确地判断异步FIFO的空、满状态,设计了一款具有转发功能的FIFO。测试结果表明:此款FIFO的转发功能正常,读写速率可达到165 MHz。     

一种异步FIFO数据余量检测方法

通过分析同步FIFO数据余量的检测方法,提出了一种异步FIFO数据余量的检测方法,并分析了所涉及到的亚稳态问题和边界问题.最后用Verilog HDL语言实现并进行了仿真验证.实验表明,此方案可实时有效地检测异步FIFO中的数据余量.     

基于乒乓操作的异步FIFO设计及VHDL实现

目前的PLD(可编程逻辑器件)例如FPGA(现场可编程门阵列)凭借其灵活、方便、资源丰富的优势在很多领域得到了广泛应用.随着其片内存储资源的增加,把FIFO(先进先出)器件集成到PLD中是一种方便地代替专用FIFO芯片的实现方法.根据异步FIFO的设计方法,引入乒乓操作的设计技巧,给出了一种用FPGA实现异步FIFO的设计方案.     

基于FPGA的异步FIFO设计

首先介绍异步FIFO概念、应用及其结构,重点分析了实现异步FIFO的难点即空／满标志组成部分,最后给出了总的逻辑仿真波形图验证本次设计的可行性。     

一款低功耗异步FIFO的设计与实现

我们在异步FIFO(First In First Out)设计中,引入了门控时钟技术降低了控制电路和译码电路 80%的功耗;并采用位线分割技术降低了存储单元38%的功耗.利用格雷码作异步FIFO指针的控制电路,能有效消除多时钟域中的亚稳态.基于CSMC 0.6 μm标准单元库的半定制设计流程对其进行设计和实现:使用Verilog硬件描述语言,利用Modelsim进行时序和功能仿真、Synopsys DC完成逻辑综合、SE实现自动布局布线.     

基于Verilog HDL的异步FIFO设计

针对解决SOC内部跨时钟域之间数据传输、存储所引起的亚稳态问题,采用异步FIFO,它是解决集成电路亚稳态的有效方法之一.文中分析了异步FIFO设计中的2个关键性技术难点:减少亚稳态出现概率和正确产生空/满状态标志位.采用一种新的设计方案,即利用格雷码计数器和二级同步器可以有效解决亚稳态问题,通过格雷码指针产生空/满状态...     

一种基于虚拟地址页的异步FIFO的FPGA设计与实现

为了实现异步时钟域之间数据高速、稳定的传输,文章设计了一个基于FPGA的异步FIFO.采用格雷码作为地址编码,引入虚拟地址页来产生标志位.并用Verilog HDL语言描述了深度为16的异步FIFO,在ALTERA的Cyclone系列FP-GA上对电路进行了验证.根据逻辑分析仪观测的结果可知,设计的异步FIFO可以稳定工作在100MHz时钟,达到了高速电路的设计要求.最后对设计进行了最坏情况的理论分析,证明了设计很好地避免了亚稳态问题.     

基于FPGA异步FIFO的研究与实现

通过分析异步FIFO的结构和关键技术，以减少电路中亚稳态出现概率为主要目的．提出了一种有效实现异步FIFO的设计新方法。结合FPGA对设计的异步FIFO进行了验证并针对两种FIFO模型做了性能比较．结果表明该设计大大提高了工作频率和资源利用率。     

异步FIFO抗SEU设计

在高空高能粒子的影响下,航天或航空电子设计中广泛使用的异步FIFO容易产生单粒子翻转,从而导致功能紊乱甚至失效。因此在面向航天或航空的高安全电子设计中需采用容错设计来提高异步FIFO电路的抗辐射能力。但传统的三模冗余设计应用于异步FIFO时有一定的局限性,会出现由指针错误引起的某一通道的数据持续出错、跨时钟域导致的输出数据不同步等降低三模冗余防护能力的问题。针对该问题,文中提出适用于异步FIFO的新的电路结构及三模冗余方案。经仿真证明,采用新三模冗余方案构建的异步FIFO在辐射环境下能快速纠正指针错误,同步三路冗余数据,使其具有更高的单粒子防护效果。     

异步FIFO设计中两个关键问题的研究

在一个数字系统中往往会包含有多个不同的时钟域．采用异步FIFO可实现各个时钟域间的高速传输。在异步FIFO的设计过程中．系统的亚稳态问题及如何正常读写问题是本文讨论的重点。     

基于FPGA的异步FIFO硬件实现

使用FPGA内部资源BlockRam实现异步FIFO,因为未使用外挂FIFO,使得板卡设计结构简单并减少了硬件板卡的干扰,给硬件调试工作带来了方便,也充分体现了FPGA的优势,这种方法对设计异步FIFO使用具有很好的借鉴意义。实验通过VERILOG编程实现异步FIFO,对程序进行了功能仿真、时序仿真,并下载到FPGA芯片中进行了硬件仿真,实验结果达到了预期的参数要求,完成了FIFO软硬件设计。     

一种异步FIFO的VHDL实现

本文描述了一个异步FIFO的完整VHDL设计过程,并附了主要的程序代码和仿真结果.就异步FIFO设计中的如何同步异步信号、避免产生亚稳态和空满标志如何产生问题结合设计实例进行了详细的描述.