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低抖动时钟锁相环设计 总被引:1,自引:0,他引:1
采用SMIC0.13μm CMOS工艺,设计实现了一个基于自偏置技术的低抖动时钟锁相环。锁相环核心功耗约为8.4~16.8mW,可稳定输出的频率范围为25MHz~2.4GHz,测试结果显示,锁相环锁定在1.36GHz时输出时钟的均方抖动为2.82ps,周期峰峰值抖动为21.34ps。 相似文献
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本文设计了一款用于USB2.0时钟发生作用的低抖动、低功耗电荷泵式锁相环电路。其电路结构包含鉴频/鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。电路设计是基于CSM0.18μmCMOS工艺,经HSPICE仿真表明,锁相环输出480MHz时钟的峰峰值抖动仅为5.01ps,功耗仅为8.3mW。 相似文献
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文中描述了一种自偏置型锁相环电路,通过采用环路自适应的方法得到一个固定的阻尼系数ξ以及带宽和输入频率的比值ωN/ωREF,从而保证环路的稳定。传统锁相环电路设计需要一个固定的电荷泵充放电电流和固定的VCO增益,这样才能保持系统的稳定性。但是当工艺发展到深亚微米尤其是65 nm以下的时候,芯片的供电电压都在1 V以下且器件的二级效应趋于严重,此时要得到一个固定的电流值或者固定的VCO增益是很困难的。自偏置锁相环解决了这个问题,由于采用了自适应环路的设计方法,使得系统受工艺、温度和电压的影响非常小,而且锁定范围更大。可以广泛应用于时钟发生器以及通信系统。芯片采用SMIC标准低漏电55 nm CMOS工艺制造,测试均方抖动为3.8 ps,峰-峰值抖动25 ps。 相似文献
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提出了一种用数字和模拟电路的方法实现宽调谐范围,减小VCO增益的方案。该方案将宽调谐范围分成一系列相互重叠的子带,用数字调谐电路来设置安排正确的子带频率,结合模拟调谐,锁相环(PLL)能锁定到正确的频率值。深入讨论了方案的具体实现及相关问题,并实现了一个调谐范围为1.7~2.1 GHz,控制位为5位的自调谐锁相环。SpectreVerilog仿真表明,电路能够有效地工作,在20μs内完成自调谐,并自动切换到模拟调谐,且能工作在复位自调谐和信道切换自调谐两种工作模式,适合应用在全集成、宽调谐范围的VCO锁相环中。 相似文献
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压控振荡器(VC0)作为PLL系统中的关键模块,其相位噪声对PLL相位噪声和抖动产生决定性影响.在对PLl系统噪声及VCO相位噪声分析的基础上,基于CSMC 0.5μm CMOS工艺,设计了一款低相位噪声两级差分环形VCO.Spectre RF仿真结果表明,VCO频率调谐范围为524 MHz~1.1 GHZ,增益最大值Kvco为-636.7 MHz/V,900 MHz下VCO相位噪声为-116.2dBc/Hz@1 MHz,功耗为21.2 mW.系统仿真结果表明,VCO相位噪声对PLL抖动的贡献小于1 ps. 相似文献
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在飞速发展的物联网、可穿戴设备、医疗电子等小型化领域,小尺寸、低功耗是集成电路设计的重要指标。本文提出了一种低功耗、面积小、低相位抖动的锁相环电路。利用自偏置技术补偿锁相环的环路增益等参数,同时简化压控振荡器和电荷泵的电路结构,取得了面积、功耗、噪声以及环路稳定性的良好统一。该锁相环电路作为独立IP模块实现在SMIC 40nm工艺上,供电电压为2.5V/1.1V,最高输出频率至2.5GHz以上,总功耗为4.2mW,面积仅为0.02 mm2 (180um*110um)。 相似文献
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对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电流注入环形振荡器产生1.25GHz的低抖动时钟。从低抖动考虑引入了均衡器。该串并并串转换接收器采用TSMC0.35μm2P3M3.3V/5V混合信号CMOS技术工艺。测试结果表明了输出并行数据有较好的低抖动性能:1σ随机抖动(RJ)为7.3ps,全部抖动(TJ)为58mUI。 相似文献
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设计了一种宽调节范围自适应带宽的低抖动锁相环倍频器(PLL)。通过采用自偏置技术,使得电荷泵电流和运算放大器的输出阻抗随工作频率成比例变化,从而使阻尼因子保持固定、环路带宽跟随输入参考频率自动调整,以及PLL在整个输出频率范围内保持最佳的抖动性能。电路采用SMIC 0.18 μm CMOS工艺进行设计,后仿真验证表明,该PLL电路能够在0.35~2.1 GHz的输出频率范围内输出良好的低抖动信号,输出频率为2.1 GHz时,均方根抖动为2.47 ps。 相似文献
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一种千兆以太网控制器中VCO的设计 总被引:3,自引:0,他引:3
随着通信网络技术的迅速发展 ,以太网技术得到了广泛的运用。千兆以太网是以太网的一种 ,作为一种新的网络体系 ,千兆以太网已成为组建局域网的首选方案。本文中所提出的 VCO(压控振荡器 )是千兆以太网控制器中 PLL (锁相环 )的一个部分。由于 VCO决定了控制器的工作速率 ,因此 VCO的设计是千兆以太网控制器设计的关键。本文给出了 VCO的电路仿真的结果与设计出的版图 ,并对电路与版图的设计方法进行了探讨。本文中所设计的 VCO采用了 TSMC 0 .2 5μm CMOS工艺实现 ,中心振荡频率为 1.2 5 GHz,输出电压的幅度为 62 0 m V,版图的面积为 10 0× 10 0μm2。 相似文献
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基于0.18μm RF CMOS工艺,采用双端调谐结构实现了一种可应用于WLAN的二次变频收发机的压控振荡器.其输出频率范围可以覆盖收发机所需4.1~4.3GHz的频段,其最大调谐范围为500MHz.在距中心频率4.189GHz为4MHz处的相位噪声为-117dBc/Hz,500kHz处为-107dBc/Hz.输出信号抖动的均方根值为4.423ps,输出功率为-8.68dBm. 相似文献