有记忆功放的数字基带预失真实现方案

随着无线通信技术的发展,高功率放大器的应用越来越广泛。但受到功放的非线性特点的限制,使功放的效率大大降低。因此,数字预失真是多种功放线性化技术研究中的热点之一。本文提出了一种基于有记忆多项式的数字白适应预失真方案,整个方案所需要的硬件资源较少,而且实现难度不高,可以实现数字预失真的目的。     

微波功率放大器互调失真与数字基带预失真线性化技术

针对现代通信信号电磁环境模拟器对谐波和互调失真的战术技术指标要求,介绍了一种用数字基带预失真技术对微波功率放大器进行线性化来有效地抑制信号的二、三次谐波和减小三阶互调分量的新方法,并对数字基带预失真线性化系统的工作原理进行了详尽地论述。分析结果表明,数字基带预失真技术不失为微波功率放大器线性化技术的新方法,完全有可能满足现代通信信号电磁环境模拟器对谐波和互调失真的技术指标要求。     

射频功放数字预失真技术探讨

射频功放是线性技术中的一项研究项目,关系到射频功率放大器的应用效果。射频功放中的核心是数字预失真技术,深入研究数字预失真技术,保障其在射频功放中的应用效果,最主要的是满足射频功率放大器的需求,体现数字预失真技术的优势,因此,本文通过对数字预失真技术进行研究,分析其在射频功放中的应用。     

数字自适应预失真校正及预校正器

本文主要介绍了应用在数字电视发射机中的数字自适应预失真校正的基本原理，基于LUT技术的中频数字自适应预失真校正的基本过程以及其实例——数字自适应预校正器。     

小数分频与快锁芯片ADF4193的原理与应用

主要介绍了美国ADI公司生产的小数分频与快锁芯片ADF4193的工作原理,对于ADF4193的相位噪声和锁定时间等两个重要的PLL指标进行了分析,给出了用FPGA配置ADF4193的具体方法。并给出了测试结果。     

数字预失真基本原理

对高功率放大器的失真特性进行了数学分析,介绍了数字预失真的基本原理,总结了常用的几种预失真线性化方法,着重详细介绍了查找表数学模型的建模方法.     

自适应数字预失真的FPGA实现

数字预失真技术在软件仿真方面已取得长足进步,但在硬件实现上还存在着很大的不足。利用设计的实验平台,在窄带通信系统中不考虑记忆效应的情况下,提出了一种基于查询表的能够有效抑制器件噪声的自适应数字预失真方案。经FPGA实现该方案后,可以明显降低噪声和交调干扰,实验结果较为理想。     

数字预失真系统的接收通道设计

根据数字预失真系统的要求,合理分配链路增益,考虑噪声和各部分级联影响,采用具有高线性度的无源下变频方案,并具体分析接收通道的整体响应,设计并制作了一个数字预失真功率放大器的接收通道.ADS仿真结果表明,设计的接收通道具有高线性度、小失真特性,输出三阶交调点OIP3的功率达到38.6 dBm.实验表明,该接收通道能很好地...     

基于参数选择的数字预失真处理

数字预失真系统中,高精度预失真通常需求高阶多项式,而高阶多项式会导致预失真计算量的急剧上升。针对记忆多项式级数与预失真精度的矛盾,提出了一种基于参数选择的数字预失真结构,使用低阶多项式实现了对复杂度高的功率放大器高精度预失真处理,同时避免了计算量的上升。基于一组功率放大器的实测数据进行仿真,验证了参数选择方法相比于传统方法在同计算量的条件下精度的提升;并以正交频分复用信号作为输入信号进行仿真,得到了21 dB的邻近信道功率比抑制效果,相比于传统方法有6 dB的提升。     

基于ADF4157的∑-△小数分频锁相环频率合成器设计

该文应用ADF4157PLL集成芯片实现∑-△小数分频锁相技术,重点讨论了1.35GHz～2.35GHz频段∑-△小数分频频率合成的原理和实现方法.其相位噪声曲线图与传统的FPGA合成算法实现的结果基本一致.实验数据充分证明了∑-△小数分频PLL集成芯片可以替代传统的FPGA合成算法,具有易调试、集成度高、一致性好等优...     

数字锁相环的参数设计及其应用

数字锁相环路（DPLL）是数字相干解调技术的核心。根据锁相环理论,分析了在最小等效噪声带宽、最小相位均方误差以及最短锁定时间三种意义上的参数优化设计方案,并给出了简明的、具有一定工程指导意义的结果。该结果在应用了Intel公司解调芯片STEL－2105的系统中获得了具体应用。     

永久型数字式电位器X9313及其应用

永久型数字式电位器Ｘ９３１３系列， 其内部包含有控制电路， ５位二进制可逆计数器， ３２选１译码器，５位Ｅ２ＰＲＯＭ 以及电阻阵列， 它即可用单片机控制， 也可应用于非单片机控制锁相环中心频率电路中。     

数字锁相环频率源相位噪声分析

首先对频率源相位噪声的原理及其表征进行了简要的阐述,然后从数字锁相环频率源的分析模型出发,对其相位噪声谱密度进行了推导,同时分析了影响相位噪声的各项主要因素．最后提出了提高数字锁相环频率源相位噪声性能的一些方法。     

SDH/SONET支路时钟抖动衰减数字锁相环设计

提出了一种新的光纤通信网络中SDH/SONET支路时钟抖动衰减设计方法.采用全数字锁相环技术和可编程的方法,根据不同类型的PDH信号,配置相应的增益和衰减因子,使得时钟的抖动衰减收敛速度可调节,能快速的达到国际电信联盟ITU-T标准规定的抖动范围.对于E3信号,滤波组合为100 Hz～800 kHz时,最大峰峰抖动为0.05 UI,滤波组合为10～800 kHz时,最大峰峰抖动小于10-3 UI.该方法电路实现结构简单,可广泛应用于光纤通信领域.     

预失真技术在数字电视发射机中的应用研究

根据数字电视OFDM信号对电视发射机功率放大器线性的要求,介绍了一种可识别功放记忆效应的数字预失真器的结构和特点。经过计算机仿真表明,记忆效应预失真结构应用在数字电视发射机功放的线性化中可以取得令人满意的效果。     

数字锁相环相位噪声影响因素分析

数字锁相环作为广泛应用的一种频率合成技术,相位噪声是其关键的技术指标。介绍数字锁相环的关键组成部分,从数字锁相环的相位噪声分析模型出发,阐述各组成部分对相位噪声产生的影响,并分析各部分关键指标的选型依据,然后利用仿真软件搭建仿真模型验证分析结果。为数字锁相环的设计,提高相位噪声性能提供了参考依据。     

锁相频率合成器ADF4360-4及其在WLAN混频电路中的应用

介绍了锁相频率合成器的基本原理,分析了高集成N分频的锁相频率合成器ADF4360-4的工作特性,介绍了ADF4360-4在WLAN混频电路中应用实例,并给出了设计方法、控制流程以及程序代码,最后给出了测试指标.     

DDS＋PLL技术在C波段频率合成器中的应用

提出了一种具体的C波段小步进频率合成器的设计方案。该方案是基于锁相环频率合成(PLL)和直接数字频率合成(DDS)相结合的结构,利用DDS激励PLL产生所需信号。设计的信号频率范围为5.02~5.38 GHz,频率步进为1 kHz。重点阐述了系统的硬件实现,包括系统设计方案、主要电路模块设计以及系统测试结果等,并针对实际调试过程中常见的问题给出一些改进的方法。最后的测试结果表明了该频率合成器具有频谱纯、相噪低、杂散抑制能力强等特点,可以满足实际系统需要。     

一种数字延时器的设计原理

电视延时设备广泛应用于电视直播任务中，从延时器的各个功能模块入手分析探讨了延时器的设计原理，为最终设计的产品化提供技术理论支持。