高精度流水线模数转换器的全定制版图设计

采用0.18μm混合信号1P6M CMOS工艺,介绍了一种高精度流水线模数转换器的全定制版图设计。该芯片为数模混合信号IC,工作电压1.8 V/3.3 V,具有12位的采样精度和25 MHz的工作频率。版图设计过程中使用了合适的版图布局和电源、地线网络结构,重点介绍了采样保持模块设计上的一些结构和技巧。芯片测试结果表明芯片功能全部实现、性能良好,版图设计较好地实现了电路功能。     

用于高速高精度流水线ADC的开关电容比较器

在65 nm CMOS工艺条件下,设计了一种用于高速高精度流水线ADC的开关电容比较器。采用单电容结构,实现了比较结果的最小化传输延迟。利用正反馈电容将采样网络的实极点调制为复极点,以减小采样传输延迟。用静态锁存器替代高速双尾动态锁存器,以适应正反馈的电容结构。数字驱动部分采用正反馈方式,以提升传输速度。Spectre仿真结果表明,在14位精度下,10 GHz带宽比较器的采样网络具有与20 GHz带宽MDAC的采样网络相同的传输延迟,从锁存器开始锁存到数字驱动输出的总传输延迟小于50 ps。     

一种采用低阈值技术实现的高速模数转换器

在0.35 μm标准CMOS工艺下实现了一款采用低阈值技术的高速流水线模数转换器。该转换器包括采样保持电路、流水线ADC核、时钟电路和基准电路。相比于传统电路,该模数转换器中采样保持电路的放大器采用了低阈值设计技术。其优势在于,在特定工艺下,通过低阈值器件补偿放大器可实现高增益带宽,提高了模数转换器的速度。同时,设计了一种全新的保护电路,可有效保证电路的正常工作。采用一种独特的偏置电路设计技术,不仅能够优化跨导放大器的增益和带宽,还可以调节MOS器件工作状态。转换器采用4 bit+8×1.5 bit+3 bit的十级流水线架构,实现了14位精度的模数转换功能。在5 V电源100 MHz时钟下,仿真结果表明,SINAD为74.76 dB,SFDR为87.63 dBc,面积为5 mm×5 mm。     

一种四通道高速高精度模数转换器设计

高速高精度模数转换器是现代数字通信系统中必不可少的器件。文中针对多通道数字通信系统,设计了一种单片集成的四通道16 位120 MS/ s 流水线模数转换器,内部集成基准源、时钟输入缓冲器和独立的四路转换核心,通过版图的合理布局,能够确保四路模数转换的一致性以及良好的通道间的隔离度。该电路通过0. 18 μm CMOS 工艺流片并测试验证,在120 MHz 转换速度条件下,能够获得超过75 dB 的信纳比,以及90 dBc 以上的无杂散动态范围,通道间隔离度超过90 dB,整体功耗约1. 3 W。     

基于过零检测的流水线型ADC的设计

该文对比传统基于运放结构的MDAC,介绍了基于过零检测电路ZCBC(zero-crossingbased circuit)的MDAC结构。该结构可以实现轨到轨的信号范围,更加适用于深亚微米下流水线型ADC的设计。并采用0.18μm CMOS工艺,设计了一款10bit 10MSPS 1.5bit/级的流水线型ADC。仿真结果表明:在采样频率为10MHz,输入信号频率为1MHz时,SFDR为66.39dB,ENOB为8.57bits,THD为-62.30dB,DNL为1.36LSB,INL为2.24LSB。     

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。     

高速多通道模数转换器

250MS／s的AD9239采用高效的分组化输出方案,210MS／s的AD9639则支持JESD204兼容输出方案。这两款ADC均内置针对低成本、低功耗、小尺寸与易用性而设计的锁相环（PLL）和输入缓冲电路。     

高速模数转换器的关键测量技术

对高速ADC的测量技术进行了分析研究,提出了基于高速ADC AD9433的测量方案。系统阐述了两类模拟输入驱动电路原理,详细介绍了两种模拟驱动电路和时钟电路抖动的分析方法。将上述理论分析应用于AD9433测量方案,测量结果证明了上述理论分析的正确性。     

一种用于低功耗流水线模数转换器的新型低电压运算放大器

本文提出一种新型适用于低电压的两级运算放大器。该放大器采用电平平移技术和电流镜镜像技术分别在第一级和第二级实现CLASS-AB偏置,在相同的电流消耗下,有效输入跨导相对传统的两级运放提高了一倍,从而实现了低功耗、大带宽、建立时间短的目标。采用嵌套米勒补偿技术和对称结构的共模反馈电路,运放在动态工作时可以达到很好的稳定性。在1.2伏的电源电压、0.18微米CMOS工艺下,该运放用于12位40兆赫兹采样频率的流水线模数转换器前端采样保持中,仿真结果显示,采样保持电路的无杂散动态范围达到95.7dB,总谐波失真-94.3dB,信噪失真比达到89.5dB,功耗仅为5.8毫瓦。     

高速高精度流水线ADC的快速仿真方法研究

设计了一种可以与晶体管跨导运算放大器特性高度比拟的运放宏模型.用该宏模型替换采样/保持电路和MDAC模块中的晶体管级放大器电路,进行FFT分析;在仿真结果相差3.2%的情况下,仿真时间为原来的1.7%,大大缩短了流水线ADC的验证周期.在该方法的指导下,设计了一个10位20 MS/s 流水线A/D转换器.在2.3 MHz输入信号下测试,该A/D转换器的ENOB为8.7位,SFDR为73 dBc;当输入信号接近奈奎斯特频率时,ENOB为8.1位.     

适于高速高精度多级ADC的功耗-速率优值模型

该文依据多级比较原理,建立了ADC功耗-速率优值模型。基于比较器数目最优算法,推导出多级ADC最优比较器数目,并提出多级ADC功耗-速率优值参数,从而得到可实现小功耗、高转换速率的多级ADC优化结构。以10位精度ADC为例,系统级仿真结果表明：多级ADC中的三级Pipelined结构可将全Flash ADC功耗降低到最小,而保持相同的转换速率;同时理论验证了以两步式结构实现多级ADC优于其他多步式结构。该优值模型可应用于高速、高精度ADC系统结构优化。     

基于功耗优化的流水线ADC研制

提出了一种使流水线模数转换器功耗最优的系统划分方法。采用Matlab进行模拟,以信噪比(SNR)为约束,得出一定精度条件下,流水线ADC各子级分辨率和各级采样电容缩减因子的不同选取组合;又以功耗为约束,从以上多种组合中找到满足最低功耗的流水线ADC结构划分方法。基于以上分析,在SMIC 0.35μm工艺条件下,设计了一个10 bit、采样率20 MS/s的流水线ADC,并流片验证。2.1 MHz输入频率下测试,SFDR=73 dB、ENOB=9.18 bit,模拟部分核心功耗102.3 mW。     

一种用于流水线ADC采样保持电路的设计

介绍一种用于流水线ADC的采样保持电路。该电路选取电容翻转式电路结构,不仅提高整体的转换速度,而且减少因电容匹配引起的失真误差;同时使用栅压自举采样开关,有效地减少了时钟馈通和电荷注入效应;采用全差分运算放大器能有效的抑制噪声并提高整体的线性度。该采样保持电路的设计是在0.5μm CMOS工艺下实现,电源电压为5 V,采样频率为10 MHz,输入信号频率为1 MHz时,输出信号无杂散动态范围(SFDR)为73.4 dB,功耗约为20 mW。     

一款结合数字校正技术的流水线ADC设计

基于65 nm CMOS工艺、1.2 V供电电压,设计了一款结合偏移双通道技术的流水线模数转换器(analog-to-digital convertor,ADC)。芯片的测试结果表明,该校正方法有效地消除和补偿了电容失配、级间增益误差和放大器谐波失真对流水线ADC综合性能的制约。流水线ADC在125 MS/s采样率、3 MHz正弦波输入信号的情况下,信噪失真比(signal-and-noise distortionratio,SNDR)从校正前的28 dB提高到61 dB,无杂散动态范围(spurious-free dynamic range,SFDR)从校正前的37 dB提高到62 dB。ADC芯片的功耗为72 mW,面积为1.56 mm2。偏移双通道数字校正技术在计算机软件上实现,数字电路在65 nm CMOS工艺、125 MHz时钟下估计得出的功耗为12 mW,面积为0.21 mm2。     

数字修调技术在高速高精度流水线ADC中的应用

数字修调技术采用MOS开关控制电路实现对修调数据的传输和电路拓扑结构的改变,相对于传统的修调技术,数字修调技术具有灵活性、可重复性和低成本等特点.基于0.35μmBiCMOS工艺,对采用数字修调技术的A/D转换电路进行仿真验证.结果表明,设计的A/D转换器,其SFDR达65 dB,INL和DNL分别达到0.35 LSB和0.26 LSB,采样率达到250 MSPS.     

A High Performance Track and Hold Circuit for High-Resolution High-Speed ADC

Design of a high performance track and hold (T/H) circuit for high-resolution high-speed analog-to-digital converter (ADC) is presented,which has been implemented in 0.18 μm CMOS process.An improved bootstrapped and bulk-switching technique is introduced to greatly minimize the nonlinearity of sampling network over a wide bandwidth,and the addition of a modified pre-charge circuit helps reducing the total power consumption.The experimental results show that the proposed T/H circuit achieves over 77 dB SFDR (spurious-free dynamic range) and 70 dB THD (total harmonic distortion) at 100 MHz sampling rate and maintains the performance with input frequency up to 305 MHz while consuming 47 mW power.