一种高性能低功耗两级全差分运算放大器设计

分析并设计了一种高速、高增益、低功耗的两级全差分运算放大器.该运算放大器用于高速高精度模数转换器中.运算放大器第一级采用增益自举cascode结构获得较大的直流增益,采用2个新的全差分运算放大器替代传统的4个单端运算放大器作为增益自举结构.该放大器采用SMIC 0.18μm CMOS工艺设计,电源电压1.8 V,直流增益125 dB,单位增益带宽300 MHz(负载3 pF),功耗6.3 mW,输出摆幅峰峰值达2 V.     

一种新颖的全差分CMOS运算放大器的设计

研究了一种全差分高增益、宽带宽CMOS运算跨导放大器 (OTA) .放大器采用三级折叠 级联结构 ,结合附加增益提高电路 ,大幅提高整个电路增益的同时获得较好的频率特性 ,采用 0 .35 μmCMOSN阱工艺设计 .HSPICE模拟结果放大器的带宽为 2 15MHz(相位裕度 6 2 .2°) ,开环增益为 10 3dB ,功耗仅为 2 .0 1mW .     

具有反馈偏置的折叠共源共栅运算放大器

文章分析了基于传统偏置的折叠共源共栅运算放大器,提出了一种具有反馈偏置的折叠共源共栅运算放大器;在不降低运放其他性能指标的前提下,抑制了折叠共源共栅运放由于共模输入电平变化以及工艺失配而造成的尾电流源的电流变化,稳定了运放的直流工作点,提高了运放的共模抑制比.     

CMOS全差分跨导运算放大器的建模与设计

研究带增益自举结构的高速、高增益跨导运算放大器,并对增益自举运放建立数学模型和进行Mat-lab仿真验证.将设计的运算放大器应用于12bit 100MSPS模数转换器(ADC)中,可得到辅助运放的带宽的最佳设计.仿真结果表明:添加辅助运放后,可以达到106dB的增益,增加了55dB;添加辅助运放后的主极点较之前大大减小,次主极点略有减小,但辅助运放的添加并不会影响运放使用时的速度.     

10位100MHz采样保持电路设计

设计了一种适用于10位100MHz的流水线模数转换器的采样保持电路.利用SMIC0.13μmCMOS工艺,设计了一个直流增益为87.6dB的全差分自举增益放大器,其功耗仅7.2mW,且达到0.05%精度的响应时间小于4ns.在采样时钟频率为100MHz,输入信号频率为10MHz时,该采样保持电路的无杂散动态范围(SFDR)为80.7dB.     

双斜率积分ADC中开关电容积分器的设计

为提高双斜率积分ADC中模拟输入信号转换成数字信号的准确性,设计了一种高性能开关电容积分器以替代传统的RC有源积分器。该开关电容积分器的运算放大器由折叠共源共栅输入级和Class AB输出级组成,开关部分选用CMOS开关,以抑制电荷注入和时钟馈通的影响。在中芯国际0.18μmCMOS工艺下,采用EDA仿真软件对相关模块进行仿真验证,得到运算放大器的直流增益为110.3 dB,单位增益带宽为5.64 MHz,相位裕度达到79°,输出摆幅为0.013 3～3 299 mV,转换速率为7.56 MV/s。结果表明,开关电容积分器完全满足双斜率积分ADC的实际应用。     

一种用于高速A/D转换器的全差分、低功耗CMOS运算跨导放大器(OTA)

介绍一种全差分、低功耗CMOS运算跨导放大器（OTA）。这种放大器用于10位分辨率、30MHz采样频率的流水线式A／D转换器的采样－保持和级间减法－增益电路中。该放大器由一个折叠－级联OTA和一个共源输出增益级构成,并采用了改进的密勒补偿,以期达到最大的带宽和足够的相位裕度。经过精心设计,该放大器在0．35μmCOMS工艺中带宽为590MHz,开环增益为90dB,功耗为15mW,满足高速A／D转换器要求的所有性能指标。     

高速CMOS运算跨导放大器

基于全差分结构介绍一种高速CMOS运算跨导放大器,该放大器由折叠共源共栅输入级和共源增益输出级构成,输出级采用极点-零点补偿技术以获取更大的带宽和足够的相位裕度。电路可用在10位20 MSps全差分流水线A/D转换器的采样/保持级或级间减法/增益级中。经过优化设计后,该放大器在0.6μmCMOS工艺中带宽为290 MHz,开环增益为85 dB,功耗为16.8 mW,满足高速A/D转换器要求的性能指标。     

一种高性能CMOS运算放大器的原理分析

通过对ELANTEC公司的EL5X20 CMOS Rail-to-Rail运算放大器的版图结构、电路原理进行分析。利用UMC公司的hspice level49(sim3．3)0．6um N阱双多晶双金属高压工艺MODEL进行运算放大器参数仿真拟合，研究了国外的先进放大器设计方法，为高性能放大器研制奠定了基础．     

一种高性能FFT蝶形运算单元的设计

基于TSMC 0.18 μm CMOS工艺标准单元库,设计了一种高性能快速傅立叶变换蝶形运算单元.蝶形运算是快速傅立叶变换的核心,单元采用时间抽取的快速傅立叶变换基2算法、并行全流水结构,对IEEE 754单精度浮点数构成的复数进行处理,并可在同一个快速傅立叶变换处理器中并行扩展使用.逻辑综合与版图综合后的报告显示单元的核面积为1.96 mm2.仿真结果表明,单元能够稳定运行在200 MHz时钟下,输出数据误差小,使用一个该单元的快速傅立叶变换处理器完成1 024点数据运算需时27.6 μs,其速度、精度及面积完全达到了设计指标.     

集成运放差动输入电路的设计思路

详细分析了集成运放的差动输入电路形成过程.一方面给出该电路完整的形成过程,化解了这个模拟电路教学中的难点;另一方面,更从理解设计思想、培养创新精神的角度出发,让学习者不仅学会了一个具体的解决方案,更理解了一个方案从何而来的问题.任何设计方案都有其来源,采用递进累加的方法讲解某种现有方案的形成,有助于学习者领悟创新思想的来源,摆脱简单的照搬照抄,真正实现从模仿者向创新者的转变.实际上绝大多数的创新设计,都是已有知识的组合运用,虽然以差动电路的设计为例,但这种讲述方法是通用的,有效地利用这种方法,有助于在学习中培养创新设计的能力.     

一种基于SiGe BiCMOS的高性能运算跨导放大器的设计

绍了一种基于SiGe BiCMOS工艺,可用于开关电容电路的全差分运算跨导放大器(OTA)。在信号通路中使用复合达林顿连接以达到高增益和大带宽。用Cadence Spectre仿真,在电源电压为3.3 V、电容负载为1.1 pF时,此放大器可提供89 dB的低频直流增益,相位裕度为54°,单位增益带宽为2 GHz,功耗为19.8 mW,差动输出摆幅为2.4 V,差动输入参考噪声功率谱密度为3.2 n(V(Hz))。在闭环反馈因子β=0.5时,此放大器达到0.01%的精度所需要的建立时间约为2 ns。     

一种新的非线性时域运算放大器宏模型

提出的一种新的通用非线性时域运算放大器宏模型是为了集成电路运算放大器的时域模拟。它与早先报道的非线性时域运算放大器宏模型有两点不同。①通过使用压控开关和非线性受控源来模拟运算放大器的非线性特性。②该宏模型在PSpice环境下生成并运行,主要用于D／A集成电路的仿真,且便于使用。     

集成运算放大器输出电压求解方法的教学探究

集成运算放大器是模拟电子技术课程中重要的器件,已知输入电压和电路各元器件的值求解输出电压是集成运算电路的一个重要知识点,分别用虚短和虚断结合法、理论推导法求解集成运算放大器的输出电压,并对这两种方法进行了总结,以帮助学生更好地掌握该知识点.     

用集成运算放大器实现加减法器的设计

利用集成运算放大器可以方便地实现电路运算，通过对放大器的同相、反相输入端进行适当的扩展，便可实现任何加减法运算，本详细介绍一种利用集成运算放大器来设计加减电路的方法。     

一种轨对轨两级CMOS运算放大器的设计

目的 设计一个具有轨对轨输入和输出摆幅的两级CMOS运算放大器.方法 输入级采用两对单一类型的n沟道差分对管作为输入管,用两个相同的n沟道源跟随器来完成输入电平的直流电平转移,实现了轨对轨的输入摆幅;输出级采用前馈甲乙类控制的轨对轨输出级,保证了轨对轨的输出摆幅和较强的驱动能力.结果 用标准的0.6μm CMOS BSIM3v3模型库对该放大器进行了仿真,开环电压增益、单位增益带宽和相位裕度分别达到了113.57dB,11.9MHz和53°,输入级跨导的变化在±5%内.结论 所设计运算放大器其输入和输出摆幅为轨对轨,满足设计所提要求.     

一种行为级的仿真方法及Sigma-Delta模数转换器的最优化设计

提出了一种行为级仿真方法,可以用于Sigma-Delta模数转换器系统级和行为级设计。与传统的行为级设计方法相比,该方法拥有更高的速度,更加易于使用,并且对于行为级设计来说有更高的效率。采用这种仿真方法,能详细分析模拟电路单元的非理想特性如积分器、比较器、运算放大器等,有助于实现高性能设计。为了验证该设计方法的有效性,设计了一个二阶Sigma-Delta模数转换器,并采用0.13μm混合信号CMOS工艺进行了流片。测试结果显示,调制器可以实现77.2dB的最高信噪比,相当于12.5位量化精度,而功耗仅为5.9mW(包括抽取滤波器为6.2mW)。     

对运算放大器的分析及调试

对运算放大器的结构、原理、特征及调试方法作了具体分析。