SOI CMOS模拟集成电路发展概述

从SOI CMOS模拟集成电路(IC)中存在的关键问题——浮体效应——及其影响出发，介绍了在解决浮体效应以后，已实现的有代表性的模拟集成电路的发展状况。特别指出了SOI CMOS在实现RF电路及SOC芯片中的优点。     

一种新的SOI射频集成电路结构与工艺

立足于与常规CMOS兼容的SOI工艺，提出了电子束／I线混合光刻制造SOI射频集成电路的集成结构和工艺方案。该方案只使用9块掩模版即完成了LDMOS、NMOS、电感、电容和电阻等元件的集成。经过对LDMOS、NMOS的工艺、器件的数值模拟和体硅衬底电感的初步实验，获得了良好的有源和无源器件特性，证明这一简洁的集成工艺方案是可行的。     

两级非平衡超结SOI LDMOS高压器件

针对SOI功率集成电路,提出一种具有两级非平衡超结的SOI LDMOS高压器件。新结构通过调节超结的掺杂浓度,在漂移区形成两级超结结构。在器件反向耐压时,源端的超结n区被快速耗尽,过剩的p型电荷可以降低源端的峰值电场,同时提高漂移区中部的电场;而漏端的超结p区被快速耗尽,过剩的n区与n型外延层共同提供补偿电荷,这种阶梯分布的电荷补偿进一步优化了横向电场分布。这种两级非平衡超结结构缓解了横向超结器件中的衬底辅助耗尽效应,可提高器件的耐压。三维器件仿真结果表明,在漂移区长度为15 μm时,该器件的耐压达到300 V,较常规的超结器件和具有缓冲层的超结器件分别提高122%和23%。     

0.18 μm射频SOI LDMOS功率器件的研究

在提出0.18μm射频SOI LDMOS功率器件研究方法的基础上,对工艺进行了设计,并制备了栅宽为1 200μm,栅长为0.7μm,漏的注入区与栅的距离为1.5μm的0.18μm射频SOILDMOS功率器件。对器件进行了测试和模拟,在工作频率为3 GHz,直流偏置电压VDS为3 V,VGS为1.5 V,输入功率Pin为5 dBm时,Pout、增益和PAE分别为15 dBm1、0 dB和35%。     

MOS智能型开关电源功率集成电路

本文介绍了一种集成双极型、CMOS和VDMOS于同一芯片上的智能功率集成电路.以开关电源为目标,介绍了各电路功能块的原理,对电路,版图和工艺进行了正向设计.该电路含有分源结构的VDMOS管、CMOS运算放大器,电压比较器,锯齿波发生器,基准电压和内部工作电源的获取等脉宽控制电路,栅驱动、轧启动电路以及过流,过热保护电路.并给出研制结果,实践证明能够组成性能极好的智能开关电源.     

高压功率集成电路中LDMOS的设计研究

高压功率集成电路(HVPIC),是指将需要承受高电压(达数百伏)的特定功率晶体管和其它低压的控制电路部分兼容,制作在同一块IC芯片上。本文以器件模拟软件MEDICI为工具,用计算机仿真的方法,研究了一种适用于高压功率集成电路的单晶结构的LDMOS的设计问题,其中包括器件的N阱掺杂浓度、衬底浓度、P反型层浓度和结深等主要参数对击穿电压的影响,重点分析了N阱中P型反型层与漏极N^ 区距离Lp对器件耐压的影响,并分析了相应的物理意义。仿真结果表明,Lp对器件耐压有明显的影响。通过优化设计对应于各个参数器件的击穿电压变高,并且受工艺参数波动影响较小,达到了功率集成电路耐压的要求。     

SOI LDMOS晶体管耐压结构的研究

SOI技术已经成功的应用到功率集成电路中,而击穿电压是功率器件一个重要的参数.本文对SOI LDMOS的击穿电压进行了分析,介绍了目前国内外几种典型的提高击穿电压的结构,较为详细的分析了RESURF原理的应用.     

一种半绝缘键合SOI新型BCD结构

提出了一种采用半绝缘SOI的新型BCD结构,该结构把高压大电流VDMOS,CMOS和双极器件同时可靠地集成在一起,其特点是集成了垂直导电的VDMOS.这种结构在汽车电子、抗辐射、强电磁脉冲环境等领域有较好的潜在应用.BCD样品芯片垂直导电VDMOS击穿电压为160V,导通电阻为0.3Ω,比导通电阻为26mΩ·cm2;npn,pMOS,nMOS击穿电压分别为50,35,30V;npn管β为120,ft为700MHz.     

一种半绝缘键合SOI新型BCD结构

提出了一种采用半绝缘SOI的新型BCD结构,该结构把高压大电流VDMOS,CMOS和双极器件同时可靠地集成在一起,其特点是集成了垂直导电的VDMOS.这种结构在汽车电子、抗辐射、强电磁脉冲环境等领域有较好的潜在应用.BCD样品芯片垂直导电VDMOS击穿电压为160V,导通电阻为0.3Ω,比导通电阻为26mΩ·cm2;npn,pMOS,nMOS击穿电压分别为50,35,30V;npn管β为120,ft为700MHz.     

一种新型p阱NMOS功率集成电路制作技术

提出一种新型的ｐ阱ＮＭＯＳ功率集成电路制作技术，理论分析表明，该技术可以较好地实现ＶＤＭＯＳ ＦＥＴ与ｐ阱ＮＭＯＳ电路的兼容集成，实验结果表明，利用该技术获得的器件结构具有良好的击穿特性。     

Smart功率集成电路

Smart功率技术通过将模拟、逻辑功能和功率输出器件组合在同一芯片上,显示了高度集成化和智能化。本文介绍了Smart功率集成电路的功能、主要技术,并列举实用产品的例子说明其开发和应用状况。     

0．8μm SOI CMOS技术及电路研制

SOI CMOS技术在一些特殊应用领域中有着体硅无法比拟的优势文中叙述采用SIMOX材料和0.8μm SOI CMOS工艺加固技术成功研制出抗辐射性能较好的器件和电路,并且给出了SOI CMOS器件的特性随辐照总剂量的变化关系,试验电路通过了总剂量500 Krad(Si)钴60γ射线辐照实验。     

基于全耗尽技术的SOI CMOS集成电路研究

介绍了电路的工作原理,对主要的延迟和选通控制单元及整体电路进行了模拟仿真,证明电路逻辑功能达到设计要求。根据电路的性能特点,采用绝缘体上硅结构,选用薄膜全耗尽SOICMOS工艺进行试制。测试结果表明：与同类体硅电路相比,工作频率提高三倍,静态功耗仅为体硅电路的10％,且电路的101级环振总延迟时问也仅为体硅电路的20％,实现了电路对高速低功耗的要求。     

SOI CMOS FPGA电路设计技术研究

介绍了基于SOI CMOS工艺平台的FPGA电路的设计；结合FPGA电路自身的特点，对电路从标准体硅CMOS工艺迁移到SOI CMOS工艺过程中，在逻辑、版图以及可靠性等方面所作的分析和实践进行了总结。     

一种新型D-RESURF埋栅SOI LDMOS

提出了一种新型D-RESURF埋栅SOI LDMOS (EGDR-SOI LDMOS)结构,其栅电极位于P-body区的下面,可以在扩展的埋栅电极处形成多数载流子的积累层;同时,采用Double- RESURF技术,在漂移区中引入两区的P降场层,有效降低了器件的比导通电阻,并提高了器件的击穿电压.采用二维数值仿真软件MEDICI,对器件的扩展栅电极、降场层进行了优化设计.结果表明,相对于普通SOI LDMOS,该结构的比导通电阻下降了78%,击穿电压上升了22%.     

亚微米PD CMOS/SOI工艺及H栅单边体引出研究

研究开发了0.4 μm PD CMOS/SOI工艺,试制出采用H栅双边体引出的专用电路.对应用中如何克服PD SOI MOSFET器件的浮体效应进行了研究;探讨在抑制浮体效应的同时减少对芯片面积影响的途径,对H栅双边体引出改为单边体引出进行了实验研究.对沟道长度为0.4 μm、0.5 μm、0.6 μm、0.8 μm的H栅PD SOI MOSFET单边体引出器件进行工艺加工及测试,总结出在现有工艺下适合单边体引出方式的MOSFET器件尺寸,并对引起短沟道PMOSFET漏电的因素进行了分析,提出了改善方法;对提高PD CMOS/SOI集成电路的设计密度和改进制造工艺具有一定的指导意义.     

基于RESURF理论的SOI LDMOS 耐压模型研究

对SOI LDMOS器件的击穿电压进行了研究,建立了适用于该器件的RESURF耐压模型,获得了表面电势和电场分布解析表达式,给出了SOI LDMOS器件漂移区的最优浓度,在此基础上将该模型嵌入半导体工艺模拟以及器件模拟软件(Sentaurus TCAD)中,并对SOI LDMOS器件的表面电场分布、击穿特性和I-V特性...