带主从式T/H电路的折叠插值A/D转换器

提出了一种主从式T/H电路,有效解决了折叠ADC预处理器限制输入信号带宽的问题,使预处理电路速度及稳定性得到大幅度改善;同时该T/H结构使用内部差分误差补偿技术,在高采样率情况下保持良好的精度,有效抑制了电荷注入、时钟馈通等问题.在1.2μm SPDM标准数字CMOS工艺条件下,实现6bit CMOS折叠、电流插值A/D转换器.仿真结果:采样频率为250Ms/s时,功耗小于300mW,输入信号带宽约80MHz,输入模拟信号和二进制输出码输出之间延迟为2.5个时钟周期.     

150Ms/s、6bit CMOS数字工艺折叠、电流插值A/D转换器

在1.2μm SPDM标准数字CMOS工艺条件下,实现6bit CMOS折叠、电流插值A/D转换器;提出高速度再生型电流比较器的改进结构,使A/D转换器(ADC)总功耗下降近30%;提出一种逻辑简单易于扩展的解码电路,以多米诺(Domino)逻辑实现.整个ADC电路中只使用单一时钟.在5V电压条件下,仿真结果为采样频率150-Ms/s时功耗小于185mW,输入模拟信号和二进制输出码之间延迟小于2个时钟周期.     

150Ms/s、6bit CMOS数字工艺折叠、电流插值A/D转换器

在1.2μm SPDM标准数字CMOS工艺条件下,实现6bit CMOS折叠、电流插值A/D转换器;提出高速度再生型电流比较器的改进结构,使A/D转换器(ADC)总功耗下降近30%;提出一种逻辑简单易于扩展的解码电路,以多米诺(Domino)逻辑实现.整个ADC电路中只使用单一时钟.在5V电压条件下,仿真结果为采样频率150-Ms/s时功耗小于185mW,输入模拟信号和二进制输出码之间延迟小于2个时钟周期.     

CMOS折叠—插值A／D转换器中的气泡效应研究

ＣＭＯＳ折叠－插值Ａ／Ｄ转换器是一种新颖的高速低功耗转换器，但随着输入电压和采样频率的增加，其动态性变差，误码率上升，产生所谓的“气泡”现象。文章分析了“气泡”的产生机理，给出了减小“气泡”效应的方法及实现途径。     

基于0.13 μm SiGe BiCMOS工艺的12位1.6 GS/s折叠插值A/D转换器

提出了一种基于0.13 μm SiGe BiCMOS工艺的高速、高精度折叠插值A/D转换器。采用基于SEF开关的新型采样/保持电路,固定保持阶段电压,实现了高速、高精度、高线性度的信号采样。采用带有射极跟随器的折叠放大器,构成平均折叠和环形插值的四级级联结构,减少了比较器数目,降低了建立时间和整体功耗。采用新型两级比较器,将模拟与数字信号进行隔离,优化了回踢噪声。使用小尺寸晶体管,减小了再生时间。在3.3/5 V电源和0.13 μm SiGe BiCMOS工艺下,该折叠插值A/D转换器实现了1.6 GS/s的采样率,SFDR为71.3 dB,SNDR为63.6 dB,ENOB为10.27 bit。     

视频A／D转换器结构和折叠—插值技术的应用

讨论了已有的几种Ａ／Ｄ转换器结构原理及其特点，介绍了一种新研制的ＣＭＯＳ折叠－插值Ａ／Ｄ芯片结构的设计原理和性能特点。     

折叠内插A/D转换器中分布式T/H电路的建模分析

分析了折叠内插A/D转换器中前置放大器和分布式采样保持电路的失真和对系统动态性能的影响,利用Hspice和Matlab进行了电路行为级的建模,分别对带宽受限、输入失调电压、时钟抖动和偏移等进行了仿真。最后,对数据进行了分析综合。所述结论可用来估计折叠内插A/D转换器中的失真,作为设计参考。     

视频A/D转换器结构和折叠-插值技术的应用

讨论了已有的几种Ａ／Ｄ转换器结构原理及其特点，介绍了一种新研制的ＣＭＯＳ折叠－插值Ａ／Ｄ芯片结构的设计原理和性能特点。     

低电压、低功耗高速A/D转换器及其应用前景

通过对四种低电压、低功耗高速ADC的速度、功耗及精度分析比较,对它们的应用做了分析.通过对我国ADC发展情况的分析,提出了我国今后ADC发展的方向.     

一种CMOS超高速主从式采样/保持电路

基于65 nm CMOS工艺,设计了一种新型的CMOS主从式采样/保持电路。采用全差分开环主从式的双通道采样结构,提高了电路的线性度。采用负电压产生技术,解决了纳米级工艺下电源电压低的问题。采用Cadence Spectre软件对电路进行仿真分析。仿真结果显示,在1.9 V电源电压、相干采样下,当输入频率为1.247 5 GHz,峰-峰值为0.4 V的正弦波信号,采样率为2.5 GS/s,负载为0.8 pF时,电路的无杂散动态范围(SFDR)为78.31 dB,总谐波失真(THD)为－75.69 dB,有效位为11.51位,可用于超高速A/D转换器中。     

200Ms/s 177mW 8位折叠内插结构的CMOS模数转换器

介绍了一个采用折叠内插结构的CMOS模数转换器,适合于嵌入式应用.该电路与标准的数字工艺完全兼容,经过改进的无需电阻就能实现的折叠模块有助于减小芯片面积.在输入级,失调平均技术降低了输入电容,而分布式采样保持电路的运用则提高了信号与噪声的失真比.该200MHz采样频率8位折叠内插结构的CMOS模数转换器在3.3V电源电压下,总功耗为177mW,用0.18μm 3.3V标准数字工艺实现.     

200Ms/s 177mW 8位折叠内插结构的CMOS模数转换器

介绍了一个采用折叠内插结构的CMOS模数转换器,适合于嵌入式应用.该电路与标准的数字工艺完全兼容,经过改进的无需电阻就能实现的折叠模块有助于减小芯片面积.在输入级,失调平均技术降低了输入电容,而分布式采样保持电路的运用则提高了信号与噪声的失真比.该200MHz采样频率8位折叠内插结构的CMOS模数转换器在3.3V电源电压下,总功耗为177mW,用0.18μm3.3V标准数字工艺实现     

8 bit 400 MS/s CMOS折叠插值结构ADC的设计

折叠插值结构是高速ADC设计中的常用结构。提出了一种新的在折叠插值结构ADC中只对THA进行时间交织的技术,可以在基本不增加芯片功耗和面积的情况下,使ADC的系统速度提高近1倍。位同步技术可以保证粗分和细分通路之间的同步,在位同步的基础上设计了新的编码方式。基于上述技术设计了8 bit 400 MS/s CMOS折叠插值结构ADC,核心电路电流为110mA,面积仅1mm×0.8mm,Nyquist采样频率下SNDR为47.2dB,SFDR为57.1dB。     

高速ADC中折叠电路的改进

针对8bit 125Ms/s折叠插值A/D转换器芯片设计,文中提出了一种新的折叠波产生算法,在低压设计中节省了电压设计余度.折叠电路的尾电流源采用低压宽摆幅的共源共栅结构,使差分对的尾电流源更匹配,改善了整个A/D转换器的非线性;折叠电路输出端采用跨阻放大器输出,提高了折叠电路输出端的带宽;采用共模反馈电路,使折叠输出的共模点更稳定,减小了折叠波的过零点失真.整个电路采用2.5V低电压设计,UMC 0.25μm的工艺模型参数,用Hspice对A/D电路进行模拟验证.结果表明,此电路取得了预期结果.     

嵌入式折叠内插式CMOS模/数转换器设计

基于折叠内插式 ADC结构 ,采用分段式结构、两级折叠、主动内插技术和非线性误差补偿技术 ,采用TSMC0 .35 μm CMOS工艺设计实现了 8位 40 MS/s ADC。基于 BSIM3V3模型 ,采用 Cadence Spectre仿真器对 8位折叠内插式 ADC进行了系统仿真 ,采用 MPW计划对 ADC进行了流片验证 ,仿真和测试结果表明该ADC具有较低的非线性误差和良好的频域特性 ,证明了误差补偿技术的有效性。该 ADC的有效面积为 0 .6mm2 ,适合嵌入式应用。     

一种8位高速折叠内插A/D转换器的设计

介绍了基于0.35μm BiCMOS工艺的8位高速A/D转换器,采用独特的折叠和内插结构,在大大降低成本、功耗的同时,既能保证超高转换速率,又能达到较高的静态和动态指标。在采样率1GS/s和模拟输入差分250mV(Vp-p)、484MHz条件下进行测试,SFDR高达56dB,SNR高达45.5dB;在3.3V电源电压下,功耗为800mW。     

一种8位1 GS/s折叠内插A/D转换器

基于TSMC 0.18 μm CMOS工艺,采用两级级联的折叠内插结构,设计了一种8位1 GS/s折叠内插A/D转换器。在预放大器阵列输出端引入失调平均网络,优化了预放大器阵列的输入对管尺寸,以补偿边界预放大器的增益衰减。在折叠电路中引入幅度补偿电路,以增加较小的电路功耗为代价改善了电路的带宽限制,提高了增益及输出线性范围。分析了内插平均电阻网路中的高倍内插误差,通过优化内插电阻值,实现了内插输出失调的减小,保证了系统良好的精度特性。仿真结果表明,在采样率为1 GS/s、输入正弦波频率为465.82 MHz的条件下,该8位折叠内插A/D转换器的有效位数能够达到7.31位,功耗为290 mW。