一种级联结构的高阶全数字锁相环

本文给出了一种高阶全数字锁相环的级联结构形式,它通过结构简单的全数字一阶环的级联来实现高阶环路。它避免了通常的高阶锁相环中较复杂的数字滤波器,实现简单,易于集成,本文介绍了级联全数字二阶环的原理和实现,对其性能进行了理论分析和计算机仿真,最后给出一个应用实例。     

一种快速全数字锁相环

本文根据突发式数字通信快速锁相要求,提出一种位同步信号提取的新的快速全数字锁相环方案.它比一般数字锁相环捕捉速度最大可以提高N/2倍,且环路的同步时间与量化相位误差的矛盾也得到了解决,因而环路精度也大有改善.本文主要以一阶环为例讨论位同步信号提取.     

一种应用于图像传感器的全数字锁相环设计

针对图像传感器中传统锁相环(PLL)存在的功耗高、抖动大,以及锁定时长等问题,提出了一种基于计数器架构的低功耗、低噪声、低抖动、快速锁定的分数分频全数字锁相环(ADPLL)设计方法。首先,采用动态调节锁定控制算法来降低回路噪声,缩短锁定时间。其次,设计了一个通用单元来实现数字时间转换器(DTC)和时间数字转换器(TDC)的集成,以降低该部分由于增益不匹配引起的抖动。基于180nm CMOS工艺的仿真结果表明,在1.8V电源电压下,该ADPLL能够实现250MHz~2.8GHz范围的频率输出,锁定时间为1.028μs,当偏移载波频率为1MHz时,相位噪声为-102.249dBc/Hz,均方根抖动为1.7ps。     

一种高速输出低抖动的全数字锁相环

提出了一种以小数分频锁相环作为数控振荡器的全数字锁相环架构.该设计具有输出频率高,抖动小等优点.该设计在UMC0.13μm CMOS工艺中实现,版图面积为0.2mm2,最高输出频率可以达到1GHz以上,测量的输出时钟抖动RMS值为32.36ps.     

高速CMOS全数字锁相环

高速ＣＭＯＳ全数字锁相环曾庆贵本文介绍高速ＣＭＯＳ全数字锁相环７４Ｉ４Ｃ２９７它是从ＴＴＬ全数字锁相环ＳＮ７４ＬＳ２９７移植过来的，具有相同的功能和管脚排列。７４ＨＣ２９７不但有高速ＣＭＯＳ数字电路的一切优点，还有下列特点：数字设计避免模拟补偿误差；...     

SEC中的全数字锁相环的分析及设计

文章首先介绍了全数字锁相环(ADPLL)的基本结构和工作原理,并进行了数学建模,计算了其主要的参数指标;然后,针对SDH设备时钟(SEC)设计了一种切实可行的低抖动ADPLL的电路结构,并对其各个组成部分进行了具体的电路分析和设计,通过微机适当配置,可以使该设计的结果得到优化;最后,通过现场可编程门阵列(FPGA)验证,给出了测试结果.     

一种用于SDH 2Mbit/s支路输出口的全数字锁相环

在本文中我们提出了一种具有极低通带宽度的二阶全数字锁相环，并采用了一些非线性的改进措施，使其具有一个相对较宽的牵出范围，从而可以用来恢复Ｅ１支路信号的时钟。经硬件实验证实，完全可以满足ＩＴＵ－Ｔ对抖动抑制特性的要求。由于数字集成电路技术成熟，集成度远远高于模拟集成电路，因而采用全数字锁相环对系统的集成有明显的益处。     

全数字锁相环的设计

文章提出了一种运用Verilog硬件描述语言实现全数字锁相环的方法。首先详细论述了全数字锁相环的构成,分析了各个模块的工作原理,在理论分析的基础上建立了一阶全数字锁相环的数学模型,并给出了部分Verilog设计程序代码和电路系统的仿真结果,通过仿真结果对锁相环系统进行了简要的性能分析。     

基于FPGA的高阶全数字锁相环的设计与实现

提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法，具有电路结构简单、摔制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字锁相环的系统结构和工作原理，对其性能进行了理论分析和计算机仿真。应用EDA技术设计了该系统，并用FPGA实现了其硬件电路。仿真和硬件测试结果证实了该设计的正确性。     

一种快速提取位同步的全数字锁相环

本文提出了一种快速提取位同步的全数字锁相环方案。该方案通过对同步区、反相区以及快慢区的切换,有效地克服了同步时间与量化相位误差的矛盾。具有同步建立时间短、保持时间长、且同步精度高、抗干扰能力强等优点。     

数字鉴相稳频的8mm固态源

在对毫米波数字锁相环路进行分析的基础上给出了三阶环的工作参数，并设计了一个８ｍｍＧｕｎｎ振荡器数字锁相环路．实验结果表明，该环路锁定容易，而且频谱较纯．     

带通信号采样定理和全数字式正交检波器的设计

带通信号采样定理是全数字式正交检波器设计的理论基础。目前国内外相关文献关于带通信号采样定理的表述有多种形式,这将直接影响到全数字式正交检波器设计的优化。本文首先讨论带通信号采样定理,然后在此基础上研究全数字式正交检波器的优化设计。     

具有近似线性相位特性的多相波数字滤波器的设计

不考虑相位失真,而要求满足比较苛刻的振幅特性的时候,和FIR滤波器比较起来,采用 IIR 滤波器,计算量要小很多.但对某些IIR滤波器,采取适当的方法,也可以使其相位失真变得很小.本文提出一种新的设计方法,用来设计振幅响应完全满足设计要求,而相位特性用Chebyshev 近似来实现的多相波数字滤波器.这种方法的关键在于确定通带中的若干衰减零点.文中对需要的最小衰减零点数作了估计.实例表明,用这种方法设计的滤波器,时延小,相位特性非常接近线性.     

全数字接收机中插值滤波器的设计 全响应线性调制信号的插值问题

接收机的全数字化实现是近年数字通信研究的一重要课题。插值滤波器的设计问题是接收机全数字化实现的核心问题之一。本文对全响应线性调制信号,给出了一个插值准则。对带限传输的情况给出了一插值公式。以系统脉冲响应为升余弦滚降函数为例,利用理论分析和数值分析的方法验证了插值公式的可行性和有效性,并给出了16-QAM信号的计算机仿真结果。     

DESIGN OF INTERPOLATION FILTER FOR ALL DIGITAL RECEIVER-ON THE INTERPOLATION PROBLEM OF FULL RESPONSE MODULATION SIGNALS

All digital implementation of receiver is a main topic on digital communication recently. The design of interpolation filter is one of the important problems for all digital implementation of receiver. In this paper, for full response linear modulation signal, a interpolation criterion is proposed. An interpolation formula is presented on bandwidth-limited transmission signal. For example, using the raised cosine roll off function as the system pulse response, the feasibility and effectiveness on the interpolation formula are certified by theoretical and numerical analysis. The computer simulation result on 16-QAM signal is given.     

含全感割集多线圈耦合网络回路方程的直接形成算法

在本文作者之一的前文(1991)基础上,将尽可能多的耦合支路以及所有电流源支路选为连支,从而在不进行矩阵运算的情况下,可以根据网络的拓扑结构和元件参数直接建立含有全感割集多线圈耦合网络的以连支电流为待求量的回路电流方程。并用实例进行了说明。     

A new ADPLL architecture dedicated to program clock references synchronization

This paper presents a totally digital phase locked loop (PLL) used for the recovery of a MPEG-2 decoder clock. The All Digital PLL (ADPLL) is implemented with a frequency synthesizer based on a new technique for phase shifting, avoiding the phase accumulation of ADPLL using a ring oscillator or avoiding the multiphase generation if a delay-locked loop (DLL) is used. The strongest point of the proposed configuration is the possibility of implementing as many ADPLLs as needed in a single circuit, in the limit of the circuit resources, without additional external circuit. The transfer characteristic, frequency resolution and jitter performance are computed and discussed. Then, the ADPLL resources and the ADPLL performances in term of time response and jitter are reported.     

高温超导晶界结型红外探测器工作原理

提出了高温超导晶界结型红外探测器在液氮温区可能同时存在测辐射热和光致非平衡两种效应的工作原理,给出了两种效应的响应率计算式,并在实验上研制了性能指标较高的YBa_2Cu_3O_(7-x)红外探测器。