基于FPGA的高速RS编解码器设计与实现

本文详细介绍了RS(255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现。根据编解码器的不同特点,采用不同方法实现GF(28)乘法器。编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法。在资源占用允许的同时最大限度提高编解码速度。     

DVB标准RS码译码的新技术

根据RS译码算法原理[1] ,结合DVB(数字视频广播 )系统中译码的具体指标要求以及芯片模块化的思想 ,通过对BM算法实现的优化和改进 ,采用FPGA技术实现了RS译码电路 ,通过了QUAR TUSII仿真测试以及试验板调试。由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计 ,使得该译码器速度快 ,占用资源少 ,译码速率可达 2 0Msps。     

高速并行的RS解码器设计与FPGA实现

基于Berlekamp-Massey(BM)改进后的并行无逆迭代算法(iBM),将传统解码算法中制约解码频率的关键方程模块(KES)模块改进,用ROM查表法代替原有的求逆器,简化了设计,减小了时钟周期;在不影响解码品质因素的前提下,将伴随式求解模块(SC)和计算错误位置、错误值模块(CSEE)复用,形成八路并行输入输出的流水线结构,从而提高将数据率提高到原数据率的八倍,达到207.84MByte/S.     

RS(31,27)高速编译码器的FPGA实现

RS码是目前最有效、应用最广泛的差错控制编码方法之一.该文深入研究了RS编解码的原理,对相关算法进行优化.并在FPGA上实现了(31,27)编解码器.由仿真结果验证了该编解码器占用系统资源少,运行时间快,能够满足通信系统上的要求.     

改进BM算法的高速RS译码器方案及其FPGA实现

介绍了一种高速的RS译码器的结构方案。由于一般BM算法的实现结构不规则,以及延时过长的缘故,在VLSI的设计中,广泛采用的是eE算法,采用的改进BM算法,使得BM算法的实现结构规则,并且延时更小。另外还采用了一种新的有限域乘法结构,有规则的结构,易于HDL语言实现。     

RS连续编码器的FPGA设计与实现

介绍了Virtex-Ⅱ系列FPGA(现场可编程门阵列)的时钟管理模块DCM(数字时钟管理器)的结构和功能,详细分析了RS(Reed-Solomon)码编码器的工作过程,提出了一种连续RS编码器设计方案,给出了硬件电路和控制时序图。     

高速RS(204,188)译码器的FPGA实现

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.     

基于FPGA的RS码译码器的设计

介绍了符合CCSDS标准的RS(255,223)码译码器的硬件实现结构。译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法。采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器的设计与实现。测试表明,该译码器性能优良,适用于高速通信。     

基于FPGA的RS编码器的设计与实现

RS码是线性分组码中一种典型的纠错码,既能纠正随机错误,也能纠正突发错误.在现代通信领域越来越受到重视.文中介绍基于FleA使用Verilog-HDL语言的RS(15,9)编码器的设计方法,并在QuartusII 5.0软件环境下进行了功能仿真,仿真结果与理论分析相一致,该设计方法对实现任意长度的RS编码有重要参考价值.     

RS(255,223)编译码器的设计与FPGA实现

介绍了RS(255,223)编译码器的设计,并根据编译码器的不同特点,采用不同结构的GF(28)乘法器.编码器利用多项式除法,采用并行结构;译码器采用Euclid算法,关键模块采用了串并结合的结构.同时给出了算法的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

一种基于FPGA的RS编译码器设计与实现

RS码是线性分组码中具有很强纠错能力的多进制BCH码,其在纠正随机错误和突发错误方面非常有效,因此被广泛应用于通信和数据存储系统。本文提出了一种实现复杂度低、高效率的RS编译码器实现电路,包含RS编码器、Horner准则的伴随式计算、BM算法、Chien搜索等模块,以RS(15,9)为例运用VHDL在ISE14.6软件环境下进行了功能仿真,结果与Matlab得到的理论结果一致。该方法适用于任意长度的RS编码,有着重要的应用价值。     

基于单片机和FPGA的频率特性测试仪的设计

该系统基于扫频外差基本原理,以单片机和FPGA构成的最小系统为控制核心．可在任意指定频段内测量被测网络的幅频和相频特性并显示相应曲线。系统分DDS扫频信号源、被测网络、幅度和相位检测、控制模块及幅频、相频特性曲线显示等部分,在100Hz～100kHz范围内可自动步进测量被测网络的幅频特性和相频特性并自动设置频段范围,观察不同频段内网络的幅频特性和相频特性,并在示波器上同时显示幅频曲线和相频曲线。     

DTMB标准中BCH译码算法及其FPGA的实现

首先证明了DTMB标准中采用的BCH码是纠错能力为1的循环汉明码,并基于此提出了适用于该BCH码的译码算法,及其串行和并行两种FPGA实现电路。考虑到该BCH码缩短码的特性,通过修改差错检测电路,使其译码时延缩短34%。实现结果表明,译码器译码正确无误,FPGA资源占用极少。串行译码器总时延为762个时钟周期,最大工作时钟频率可达357MHz。并行译码器总时延仅为77个时钟周期,最大工作时钟频率可达276MHz。     

基于单片机和FPGA的频率特性测试仪的设计

该系统基于扫频外差基本原理,以单片机和FPGA构成的最小系统为控制核心.可在任意指定频段内测量被测网络的幅频和相频特性并显示相应曲线.系统分DDS扫频信号源、被测网络、幅度和相位检测、控制模块及幅频、相频特性曲线显示等部分,在100 Hz～100 kHz范围内可自动步进测量被测网络的幅频特性和相频特性并自动设置频段范围,观察不同频段内网络的幅频特性和相频特性,并在示渡器上同时显示幅频曲线和相频曲线.     

基于FPGA的电子束曝光机工件台控制器设计

基于激光干涉仪的精密工件台是电子束曝光机的关键设备。为了改进工件台控制器的运算速度．设计了一种基于FPGA的电子束曝光机工件台控制器。本控制器由上位机接口、激光干涉仪测量系统接口、电机控制接口、手动面板接口和主处理器组成,以美国Xilinx公司Spantan3系列的FPGA芯片XC3s400为核心。实现控制器与上位机、激光干涉仪测量系统、伺服驱动系统、手动控制面板之间的数据交换和指令传递。完成工件台的精确移动。满足电子束曝光的定位精度和拼接精度的要求。     

基于FPGA的MD5算法设计与实现

MD5算法在网络安全的诸多方面都得到广泛的应用,在一些特殊场合要求计算具有高处理速度、低资源占用率的特点。文中首先介绍了MD5算法的发展历程和算法原理,然后描述了该算法在FPGA上实现的整体架构,分析了其各模块的功能,最后给出了基于Altera公司Stratix Ⅱ GX系列FPGA的实现结果。通过实验结果可以看出基于FPGA的MD5算法实现具有较高的处理速度和较少的资源占用,并可对设计进行适当修改来实现其它的摘要算法,具有一定的实用价值。     

基于DSP和FPGA的水声定位系统主控机设计

数字信号处理系统是水声学定位系统的核心,本系统采用DSP结合FPGA进行了水声定位系统主控机的设计,给出了硬件框图,介绍了主要组成模块的功能,完成了存储器接口设计、网络接口设计、FPGA逻辑接口设计等设计。调试以及实验结果表明,本硬件系统能够完成合作目标的信号检测与时延估计,满足了水声定位系统的要求。     

一种基于FPGA的数字图像自动增益控制实现方法

针对图像对比度弱的情况,提出了一种基于FPGA的数字图像自动增益控制实现方法,较为详细地阐述了自动增益控制的基本工作原理,给出了相应的流程图和实际应用效果图。     

基于FPGA的P码快速捕获模块设计

P码信号主要用于精确定位服务,比C/A码具有更强的抗干扰和保密能力,而复杂环境下弱信号捕获对灵敏度和时间指标提出了更高要求。从研究信号直接捕获算法角度出发,针对弱信号深入研究了基于快速傅里叶变换的频域伪码相位并行搜索的P码直接捕获算法的改进算法——重叠平均法,通过Matlab仿真实验,验证了算法的有效性,同时在现场可编程逻辑阵列中通过新设计思路,实现了该算法的捕获功能,且提高了硬件效率,减少了捕获时间。