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给出了一种(2,1,6)卷积码Viterbi译码器的FPGA设计方案,重点对加比选单元进行了优化,采用预计算和查表技术来实现加比选单元,以替代传统的加比选结构,具有节省资源,速度快,性能稳定等特点。 相似文献
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维特比(Viterbi)译码器由于其优良的纠错性能,在通信领域有着十分广泛的应用。用FPGA实现Viterbi译码算法时,其硬件资源的消耗与译码速度始终是相互制约的两个方面,通过合理安排加比选单元和路径度量存储单元可有效缓解这一矛盾。基于基4算法所提出的同址路径度量存储管理方法能在提高译码速度同时有效降低译码器的硬件资源需求。 相似文献
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Viterbi译码器ACS单元的一种新设计 总被引:1,自引:0,他引:1
通过研究几种高速Viterbi译码器的ACS(加比选)单元的结构,提出一种ACS单元新的设计方法.设计中采用Radix-4网格结构,能提高译码器的吞吐量;而简单的逻辑可以有效降低译码器的资源占用率. 相似文献
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卷积码的Viterbi译码算法已经被广泛地应用到通信和信号处理的各个领域.为了兼顾性能和面积,文中设计的(2,1,7)卷积码的Viterbi译码器采用串并结合的方式,对译码器的核心部分加比选单元作出了较大改进,在性能和资源的占用等方面较传统的译码器有了较大改善. 相似文献
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针对IEEE 802.11n SOC对信道编码的多码率、高吞吐率的要求,设计了适用于IEEE 802.11n卷积码的Viterbi译码器,具有高吞吐率,低功耗特点,可支持1/2,2/3,3/4,5/6码率.译码器采用全并行的加比选(ACS)单元,最高位清零防溢出处理,采用了一种可降低功耗的寄存器交换法,可有效减少寄存器翻转动态功耗.采用SMIC0.13tan CMOS工艺设计并实现了该译码器,时钟频率为240MHz时,最大数据吞吐率为480Mb/s,功耗为25mW. 相似文献
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Viterbi译码算法的关键技术研究 总被引:1,自引:0,他引:1
在对Viterbi译码算法进行分析的基础上,论述了蝶形运算单元和路径存储的理论分析和实现方法,解决了蝶形运算单元在路径存储上有限字长效应引起的溢出问题,同时给出了基于FPGA的Viterbi实现框图和译码的实际测试结果. 相似文献
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本文分析了在第三代移动通信系统中,将数据解调和卷积码译码结合的译码方法,并与传统的Viterbi软判决译码和硬判决译码算法进行了比较。在3GPP所规定使用的调制和编码方式下进行了仿真,结果表明,在不增加复杂度和保持相同的误码率的条件下系统所需信噪比比Viterbi软判决译码降低1—2dB。本文给出的方法也可推广到其它通信系统中。 相似文献
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In this paper, we address the issues of designing lowpower VLSI implementation of the Code DivisionMultiple Access (CDMA) receiver. Among all the digitalfunctional blocks of a CDMA receiver, the RAKEreceiver and the Viterbi decoder are the mostcomputational intensive and hence consume most of thepower. In this work, we propose new VLSI architecturesfor these two functional blocks which consumesignificantly lower power. In particular, were-organize the structure of the pilot-aided RAKEdemodulator to reduce the operational frequency of thearithmetic components and we propose a newAdd-Compare-Select (ACS) architecture for the Viterbidecoder which can reduce the complexity of thecomputation. Also a novel pre-computationalarchitecture is proposed to further reduce the powerconsumption of the ACS unit. Experimental results showsignificant reduction in power consumption. 相似文献
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限制高速Vitefibi译码实现的“瓶颈”为具有非线性反馈特征的“加-比-选”单元。文献[3]在分析“加-比-选”运算代数结构的基础上提出了M步“加-比-选”算法。本文进一步发掘了该算法的并行性,并利用FPGA内寄存器资源丰富的特点,在Xilink的FPGA上采用流水线结构实现了基于M步“加-比-选”算法的“加-比-选”单元。仿真结果表明,该方案有效地克服了传统“加-比-选”单元的“瓶颈”效应,极大地提高了Viterbi译码器的译码速率。 相似文献
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高速率维特比译码器FPGA设计中参数确定 总被引:1,自引:0,他引:1
探讨了高速率维特比译码器的参数确定问题。简要介绍了维特比译码器的基本原理和体系结构,重点讨论了各个单元在不同参数下的对解码器性能的影响。通过参数的优化,缩减路径度量存储器的长度,减少了硬件消耗,并提出了相应的溢出保护电路,提高了译码器的运行速率。 相似文献
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针对通信系统中传统维特比(Viterbi)译码器结构复杂、译码延时大、资源消耗大的问题,提出了一种新的基于FPGA的Viterbi译码器设计。结合(2,1,7)卷积编码器和Viterbi译码器的工作原理,设计出译码器的核心组成模块,具体采用3比特软判决译码,用曼哈顿距离计算分支度量,32个碟型加比选子单元并行运算,完成幸存路径和幸存信息的计算。幸存路径管理模块采用Viterbi截短译码算法,回溯操作分成写数据、回溯读和译码读,以改进的流水线进行并行译码操作,译码延时和储存空间分别降低至和。 相似文献