相位噪声测试系统中的数字电路设计

随着现代通信传输系统与雷达传输系统建设步伐的加快，对信号源质量也提出更高的要求。然而从信号源质量看，由于有随机噪声的因素存在，如闪烁噪声或热噪声等，容易造成短期频率稳定度受到影响，使信号源质量难以保证，这就要求做好相位噪声测试系统构建工作。本文将对相位噪声测试系统数字电路相关概述、数字电路系统板设计以及系统软件设计思路进行探析。     

高速低相位噪声VCO设计

压控振荡器已经成为当今时钟恢复电路和频率合成电路中不可缺少的组成部分。本文分别从压控振荡器的振荡频率和相位噪声两个角度，详细阐述影响VCO性能的因素，并提出相应的改进方法。     

电荷泵锁相环中相位噪声的抑制和讨论

旨在介绍一种抑制电荷泵锁相环(CPPLL)中相位噪声(Jitter)的电路结构。文章在分析CPPLL对Jitter抑制原理的基础上，指出Jitter虽然无法被环路自身的跟踪作用根除，但却可以通过对鉴频鉴相器(PFD)的改进而得到较好地抑制。为了验证改进电路的效果，文中给出了实验数据，实验结果证明新的电路结构可以较好地抑制Jitter。     

相位噪声测试解决方案

阐述了相位噪声的有关定义,介绍了用频谱分析仪测量信号相位噪声的原理及方法,并提出了用频谱分析仪加载相关应用软件,以软硬件相结合的方式快速地测量相位噪声的方法,对于节省相位噪声的测量时间、提高工作效率具有重要的意义.     

相位噪声测试系统比对方法研究

通过采用国际上先进的实验室比对和能力验证方法,提出了相位噪声测试系统的比对方案.通过大量实验,选定出比对用参考源,并对参考源进行了稳定性、重复性的考核,提出了合理可行的比对程序并给出了数据的处理方法.本次比对覆盖了相位噪声指标的三个数据段,载频包括射频和微波,通过对各参加比对实验室相位噪声测试系统比对数据的分析判定,比对结果全面、完整,准确可靠.     

脉冲调制信号相位噪声测试

针对脉冲调制信号的相位噪声测试需求,从相位噪声的定义入手,引出调幅噪声和相位噪声的关系,分析鉴相法和频谱分析仪法进行相位噪声测试的特点;从脉冲调制信号的频谱特性入手,总结脉冲调制信号的相位噪声测试特点,归纳并对比鉴相法和频谱分析仪法两种脉冲调制信号相噪测试方法所需的条件、特点以及典型应用范围.针对一个测试实例,简述采用频谱分析仪时间门功能测试脉冲调制信号相位噪声的测量方法,并归纳使用频谱分析仪测试相位噪声时的注意事项.     

相位噪声通用测试技术及其应用

相位噪声是雷达、通信、电子对抗等装备中发射源的主要技术指标 ,也是衡量频率合成器信号纯度的主要依据。本文阐述了相位噪声通用测试系统的功能与工作原理 ,并重点介绍了系统的硬件构成和软件的设计与实现     

高速宽带锁相环的相位噪声影响研究

介绍了一种高速宽带锁相环的架构设计和基本原理。设计了双压控振荡器结构,使得锁相环输出时钟信号的频率范围达到6.0~12.5 GHz。基于锁相环的线性模型,从理论上分析了各单元电路的相位噪声对总体输出相位噪声的影响。基于65 nm CMOS工艺,根据各单元电路相位噪声的典型数据,对锁相环的输出相位噪声和等效时钟抖动等参数进行了仿真。结果表明,电荷泵、输入参考时钟、分频器、压控振荡器对整体输出噪声的贡献分别为35.8%、30.3%、18.3%、14.6%,环路滤波器对相位噪声贡献很小。锁相环的整体仿真结果显示,在各种工艺角下,锁相环的输出时钟信号频率均可达到12.5 GHz,高频输出相位噪声带来的时钟抖动均小于1 ps。     

数字电路设计中实现相位锁定

提供了应用可编程逻辑、经纯数字电路设计的方法实现相位锁定的一种方法。     

灵活的配置系统加速相位噪声的测试

随着调相式数字通讯的迅速发展,测量相位噪声变得十分重要。相位噪声过大会使通讯系统的位误码率(BER)增加,因此用在通讯系统中的任何频率发生器,如介质谐振腔振荡器(DRO),压控振荡器(VCO)或频率综合器等,必须精确地表明其相位噪声。新型的HP E5500系列相位噪声测试设备,测量一个典型系统在频偏大于10kHz时的背境噪声达到-180dBc/Hz。HP E5500系列能以多种配置测量高达100GHz,频偏范围为0.01Hz～100MHz的相位噪声。     

一种新型数字鉴频／鉴相器的设计

介绍了一种数字鉴频／鉴相器的逻辑设计、电路设计、版图设计和工艺制作技术，设计的电路工作频率为８ＭＨｚ，鉴相灵敏度为０．１２Ｖ／ｒａｄ，鉴相范围达±２π。该电路具有可靠性好、稳定度高等特点，可广泛应用于数字锁相环电路中。     

数字化频率综合器的相位噪声分析与估算

利用随机过程理论计算了数字化频率综合器中各个量化噪声，并在假设各等效量化噪声相互独立前提下得出了输出相位噪声值，同时给出在不同采样率和不同数字电路精度情况下输出相位噪声变化，并得出了一般性结论。     

一种具有相位噪声跟踪补偿的全数字锁相环频率合成器

为了实现频率合成器中的相位噪声跟踪补偿和降低全数字锁相环的复杂性,本文提出了一种新的基于全数字锁相环的频率合成器。它采用了一种低复杂度的数字鉴频鉴相器和非线性相位/频率判决电路以及数控振荡器,从而显著降低了硬件复杂性。同时结构中采用的非线性相位和频率判决电路能够很好地实现噪声跟踪和快速的相位/频率捕获,数控振荡器能够获得高的频率分辨率(大约6kHz)和大的线性频率调谐范围。通过采用90nm CMOS工艺制造的ADPLL实验结果表明,本文所提出的基于全数字锁相环的频率合成器能够实现从100kHz到6MHz的可控环路带宽和相当好的带内相位噪声跟踪性能。     

相位噪声及其测试技术

本文简要阐述了相位噪声的概念及其表征,并对相位噪声和相位噪声测试方法进行了分析,并在此基础上提出了一种新的相位噪声测试方法——基于带通采样的中频频谱分析法。     

射频集成电路测试技术研究

射频集成电路(RFIC)是无线通信、雷达等电子系统中非常关键的器件，由于其高频特点，准确评估RFIC的性能具有相当的难度。文章以射频低噪声放大器(LNA)为例，运用微波理论，分析了RFIC典型参数，如S参数、带宽、PldB、OIP3以及噪声系数等的测试原理和测试方法，并对影响RFIC性能测试的主要因素进行了分析。最后，给出了一种LNA电路的测试结果。     

低相噪数字锁相频率合成器

常规的数字锁相频率合成器具有电路简单，工作稳定可靠等特点，但由于鉴相器的倍增噪声往往比基准源的倍增噪声还要高，因而输出相位噪声较高，不能令人满意。本文提出一种双回路反馈锁相频率合成方案，成功地解决了这个问题，由于有效地抑制了鉴相器的倍增噪声，可获得较低的输出相位噪声。这种方案适用于诸如雷达系统等对频率源相位噪声有较高要求的电子设备。     

基于数字锁相的雷达频率合成器的研究

在分析常规移频反馈数字锁相频率合成器相位噪声的基础上,提出了高频标置于环外、双反馈及倍相反馈等低相噪数字锁相频率合成技术,进行了比较详细的理论分析和讨论,给出了研究结果。     

一种C波段低相噪锁相频率合成器

在较详细分析常规移频数字锁相频率合成器的基础上,提出了一种C波段低相噪频率合成方法,并进行了分析、讨论,最后给出了研制结果。     

CMOS环形振荡器的噪声分析

在CMOS射频集成电路的设计中，分析振荡器的相位噪声是非常重要的。文章以射频段的一种环形振荡器为例，在时间域，用小信号模型深入分析，得出了设计射频段环形振荡器时进行李产分析的一般方法和分析模型。由此方法得到的结果和仿真结果相符合。     

超低相噪光电振荡器及其频率综合技术研究

该文提出一种基于级联相位调制器的注入锁定光电振荡器及其频率综合系统。该文提出的光电振荡器利用相位调制实现调制器输出光谱展宽并保持光纤中传播功率恒定,降低光纤非线性效应引入的强度噪声。采用双输出MZI级联平衡探测器的结构完成相位调制到强度调制的转化,提高系统的信噪比,实现频率为9.9999914 GHz、边模抑制比大于85 dB、10 kHz频偏相位噪声为–153.1 dBc/Hz的超低相位噪声信号输出。此外,还基于所提出的超低相位噪声光电振荡器构建了宽带、高性能频率综合系统。联合DDS和PLL的混合锁相技术,所提出频率综合器的输出频率成功覆盖5.9～12.9 GHz,相位噪声达到–130 dBc/Hz@10 kHz,杂散抑制比优于65 dB,跳频时间小于1.48 μs。