一种11位80MS/s分段式电流舵DAC的设计与验证

基于SMIC 0.13μm CMOS工艺,在3.3V/1.2V(模拟/数字)双电源下,设计了一种11位80MS/s的数/模转换器(DAC)。电路采用分段式电流舵结构,高6位为温度计码,低5位为二进制码。该DAC应用于无线通信SoC的模拟前端。IP核尺寸为960μm×740μm,功耗40mW,电路仿真结果显示,DAC的最大积分非线性误差和微分非线性误差分别为0.5LSB和0.3LSB。在20MHz输出信号频率和80MHz采样率下,DAC差分输出的SFDR为80dB。设计的电路已经通过MPW流片验证,给出了DAC芯片照片与实测数据。     

一种14位400MS/S分段型电流舵DAC的设计

基于TSMC O.25μm CMOS工艺,采用分段开关电流结构,设计了一种基于2.5 V电源电压的14位400MS/s D/A转换器.该D/A转换器内置高精度带隙基准源、高速开关驱动电路和改进的Cascode单位电流源电路,以提高性能.D/A转换器的积分非线性(INL)和微分非线性(DNL)均小于0.5 LSB.在400 MHz采样频率、199.8 MHz输出信号频率时,其无杂散动态范围(SFDR)达到85.4 dB.     

基于QN旋转布局的10位500 MS/s分段电流舵DAC

针对分段电流舵数/模转换器（Digital-to-Analog Converter，DAC），通过理论分析和推导，研究电流源阵列系统失配误差和寄生效应对非线性的影响，采用电流源阵列Q^N旋转游走版图布局方案，能够减小电流源系统失配的一次误差，而且版图布线简单，由寄生效应引起的电流源失配较小，利于DAC非线性的优化.基于0.18μm CMOS，采用"6+4"的分段结构，设计了一种10位500MS/s分段电流舵DAC，流片测试结果表明，在输入频率为1.465MHz，采样速率为500MS/s的条件下，无杂散动态范围（Spurious Free Dynamic Range，SFDR）为64.9dB，有效位数（Effective Number of Bits，ENOB）为8.8 bit，微分非线性误差（Differential Non-linearity，DNL）和积分非线性误差（Integral Non-linearity，INL）分别为0.77LSB和1.12LSB.     

基于布朗运动的分段式电流舵DAC成品率研究

根据随机过程布朗运动理论,基于分段式电流舵D/A转换器的积分非线性概率密度,建立了积分非线性误差(INL)和D/A转换器分段比的数学模型,获得电流源失配对芯片成品率影响的近似公式,并通过蒙特卡罗方法进行了仿真验证.结果表明,低位采用温度计码编码的D/A转换器成品率较低,而低位采用二进制码编码的D/A转换器成品率较高.当转换位数N＜12时,二进制数码越大(＞[N/2]),成品率越大;N≥12时,二进制加权码位数不宜过大.     

一种基于40nm CMOS工艺的电流舵DAC IP核设计北大核心CSCD

基于SMIC 40nm CMOS工艺,设计了一种10位100MS/s DAC IP核.该DAC IP核采用6+4分段式电流舵结构,1.1V/2.5V双电源供电,满量程输出电流为20mA.完成了DAC IP核电路和版图的原型设计,提取了物理模型与时序模型,组成基本的数据交付项.对该DAC IP核进行了仿真分析,给出了流片后的测试结果.     

一种应用于DDS 14位1GS/s电流舵型DAC的设计

设计了一种基于SMIC 0.13μm CMOS工艺的14位1 GS/s分段式电流舵型DAC。该DAC采用6+8的分段结构,1.2 V/3.3 V双电源供电,满摆幅输出电流为20 m A。采用两级行列温度计译码结构、输出形式可调开关驱动电路以及四开关结构,应用于直接数字频率合成器中。线性度性能满足指标要求,DNL≤1LSB,INL≤1.5LSB。     

一种16位600 MS/s电流舵D/A转换器的设计

基于0.18 μm CMOS工艺,设计了一种16位600 MS/s电流舵D/A转换器。该D/A转换器为1.8 V/3.3 V双电源供电,采用并行输入、差分电流输出的四分段(5+4+3+4)电流舵结构。采用灵敏放大器型锁存器可以精确锁存数据,避免出现误码;由恒定负载产生电路和互补交叉点调整电路组成的同步与开关驱动电路,降低了负载效应引起的谐波失真,同时减小了输出毛刺;低失真电流开关消除了差分开关对共源节点处寄生电容对D/A转换器动态性能的影响。Spectre仿真验证结果表明,当采样频率为625 MHz,输入信号频率为240 MHz时,该D/A转换器的SFDR为78.5 dBc。     

一种高速高分辨率电流舵D/A转换器的设计

基于0.18μm CMOS工艺,设计了一种电源电压为3.3 V/1.8 V(模拟电路部分电源电压为3.3 V,数字电路部分电源电压为1.8 V)、最大刷新率为200 MSPS、分辨率为14位的高速D/A转换器(DAC).该DAC采用传统的5-4-5温度计码与二进制权重码混合编码的分段电流舵结构.对电路中的关键模块,如运算放大器、带隙基准源,进行了优化设计;给出了整体电路的版图设计.仿真结果显示,采样频率为200 MHz时,DAC的SFDR为87 dB左右.     

一种视频8位D/A转换器的新设计

基于0.5μm Double Poly Double Metal CMOS工艺,设计了一种基于5V电压的8位32MHz CMOSD/A转换器,权衡面积和性能的关系,提出了6+2分段式的电流舵结构。该D/A转换器内置改进的高速开关驱动电路和改进的单位电流源电路等,以提高性能。通过多次实验分析,并在Cadence软件上实现了软件仿真,全部功能正常实现,符合设计要求。     

一种1.5 V 8位100 MS/s电流舵D/A转换器

基于新型的低压与温度成正比(PTAT)基准源和PMOS衬底驱动低压运算放大器技术,采用分段温度计译码结构设计了一种1.5V8位100MS/s电流舵D/A转换器,工艺为TSMC0.25μm2P5MCMOS。当采样频率为100MHz,输出频率为20MHz时,SFDR为69.5dB,D/A转换器的微分非线性误差(DNL)和积分非线性误差(INL)的典型值分别为0.32LSB和0.52LSB。整个D/A转换器的版图面积为0.75mm×0.85mm,非常适合SOC的嵌入式应用。     

Wuxi Branch of Southeast University, Wuxi Jiangsu 214028, China; 2.The 58th Institute of China Electronic Technology Company, Wuxi Jiangsu 214035, China

在研究高速D/A转换器的基础上,设计了一种5 V 10 bit高速分段式温度计码D/A转换器.设计的5-1-4温度计译码电路以及对版图布局的优化,使得DAC的DNL和INL最小,该电路的核心由三段式温度计编码控制的47个电流源构成.基于上华0.5μm工艺,采用HSPICE仿真工具对其进行仿真,得到在200 MHz的采样频率下对50 Ω负载满量程输出为45mA,非线性误差为DNL＜0.5LSB,INL＜0.75LSB.     

一种13.22 fJ 12位 200 MS/s电流舵DAC

采用55 nm CMOS工艺,设计了一个12位电流舵DAC。根据Matlab建模结果,确定电流舵DAC采用“6+3+3”的分段结构,这种分段结构使得版图面积和微分非线性(DNL)均较小;共源共栅电流源有效提高了电流源的输出阻抗;开关结构中的MOS电容减小了信号馈通效应的影响;与电流源栅端相连的电容稳定了电流源的偏置电压。基于以上特点,在未采用静态和动态校准技术的情况下,电流舵DAC能得到较好的性能指标。后仿真结果表明,采样率为200 MS/s、输入信号频率为1.07 MHz时,在25 ℃、TT工艺角下,该DAC的无杂散动态范围(SFDR)为78.62 dB,DNL为0.5 LSB,积分非线性(INL)为0.8 LSB。该电流舵DAC的电源电压为1.2 V,功耗为18.43 mW,FOM为13.22 fJ。     

一种用于电流舵DAC的SDR校正技术

提出了一种基于电流舵DAC的SDR校正技术。首先采用拆分电流源的方法,增加了待校正电流源的个数。然后采用动态组合的方式,减小了电流源的失配误差,提高了DAC的静态与动态性能。与DMM校正技术相比,该SDR校正技术具有更小的残余误差、更好的静态与动态性能。采用40 nm CMOS工艺实现了一种14位200 MS/s的电流舵DAC,并进行了仿真。结果表明,通过数字校正,该DAC的INL与DNL分别从1.5 LSB和0.5 LSB降低到0.33 LSB和0.25 LSB,SFDR在整个Nyquist带宽内均大于70 dB。     

一款面向IP的11位160兆采样率双通道电流舵数模转换器的设计

This paper presents an 11-bit 160 MS/s 2-channel current-steering digital-to-analog converter(DAC)IP. The circuit and layout are carefully designed to optimize its performance and area. A 6-2-3 segmented structure is used for the trade-off among linearity, area and layout complexity. The sizes of current source transistors are calculated out according to the process matching parameter. The unary current cells are placed in a one-dimension distribution to simplify the layout routing, spare area and wiring layer. Their sequences are also carefully designed to reduce integral nonlinearity. The test result presents an SFDR of 72 d Bc at 4.88 MHz input signal with DNL 60.25 LSB, INL 6 0.8 LSB. The full-scale output current is 5 m A with a 2.5 V analog power supply. The core of each channel occupies 0.08 mm2 in a 1P-8M 55 nm CMOS process.     

一种1.8V 10位120MS/s CMOS电流舵D/A转换器IP核

采用低摆幅低交叉点的高速CMOS电流开关驱动器结构和中心对称Q2随机游动对策拓扑方式的pMOS电流源阵列版图布局方式,基于TSMC 0.18靘 CMOS工艺实现了一种1.8V 10位120MS/s分段温度计译码电流舵CMOS电流舵D/A转换器IP核.当电源电压为1.8V时,D/A转换器的微分非线性误差和积分非线性误差分别为0.25LSB和0.45LSB,当采样频率为120MHz,输出频率为24.225MHz时的SFDR为64.9dB.10位D/A转换器的有效版图面积为0.43mm×0.52mm,符合SOC的嵌入式设计要求.     

A 6-bit 4 GS/s pseudo-thermometer segmented CMOS DAC

A 6-bit 4 GS/s, high-speed and power-efficient DAC for ultra-high-speed transceivers in 60 GHz band millimeter wave technology is presented. A novel pseudo-thermometer architecture is proposed to realize a good compromise between the fast conversion speed and the chip area. Symmetrical and compact floor planning and layout techniques including tree-like routing, cross-quading and common-centroid method are adopted to guarantee the chip is fully functional up to near-Nyquist frequency in a standard 0.18 #m CMOS process. Post simulation results corroborate the feasibility of the designed DAC, which can perform good static and dynamic linearity without calibration. DNL errors and INL errors can be controlled within 4-0.28 LSB and 4-0.26 LSB, respectively. SFDR at 4 GHz clock frequency for a 1.9 GHz near-Nyquist sinusoidal output signal is 40.83 dB and the power dissipation is less than 37 roW.     

MCML结构高速数模转换器的设计

本文基于MCML结构,采用TSMC 0．18μm 1P6M CMOS标准工艺设计方法,通过模拟仿真试验,设计出了一个8位分段式全温度计编码的高速数模转换器,该电路在采样频率为1 GHZ,输入正弦波频率为122 MHz时,SFDR达到了58．35 dB,在采样频率为2 GHZ,输入正弦波频率为244 MHz时,SFDR达到了50．21 dB。     

12bit 800MSPS电流舵结构的高速DAC设计

本文设计了一个分辨率为12位,采样频率为800MHz的高速电流舵结构DAC。该设计基于TSMC0．18umCMOS工艺,采用了二进制码控制和温度计码译码控制相结合的方式,从而在降低DNL误差和减小毛刺的同时,又能实现较小的芯片面积和功耗。为达到高的精度和高的转换速度,该设计在系统结构、电路结构以及芯片版图等方面都做了优化。